JPH0548033U - 演算装置制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＣＰＵの介在させることなしに、演算処理モ
ードを変更しながら演算処理を連続して行う演算装置を
制御するための演算処理制御装置を得る。 【構成】 演算処理すべきデータと次の演算に必要な演
算制御ビットを格納しておく入力データメモリ１および
出力データメモリ９を設け、上記演算制御ビットをデコ
ーダ回路６によって解読し、このデコーダ回路６の出力
によりアドレスを制御される演算処理モード制御データ
メモリ、次回の演算処理データと次次回の演算制御ビッ
トを保持する制御レジスタ群を備える。 【効果】 メモリに格納された演算制御ビットをデコー
ドして次の演算処理モード制御データを格納してあるメ
モリをアクセスすることにより、次の演算処理モード制
御データを出力させることで、ＣＰＵあるいはコントロ
ーラを介在させずに演算処理モードを変更しながら連続
して演算処理を行うことができる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案はＣＰＵの介在無しに、演算処理モードを変更しながら連続して行う 演算装置を制御する装置に関するものである。

【０００２】

【従来の技術】

図５は、従来の装置を示すブロック図で、例えば、１４は演算すべきデータを 格納しておく入力データメモリ、２はこの入力データメモリ１４を制御する入力 データメモリ制御回路、３は入力データバス、４は入力データメモリ１４から出 力されたデータを演算するための演算装置、５は出力データバス、１５は出力デ ータを格納する出力データメモリ、１０は出力データメモリ１５を制御する出力 データメモリ制御回路、８は上記入力データメモリ制御回路２と演算装置４と出 力データメモリ制御回路１０を制御する制御レジスタ群、１８は制御レジスタ群 ８にデータを設定するためのＣＰＵあるいはコントローラである。

【０００３】 従来の演算ネットワーク制御装置は上記のように構成され、例えば、入力デー タメモリ１４を入力データメモリ制御回路２で制御することにより入力データメ モリ１４に格納されているデータを入力データバス３に出力し、演算装置４は入 力データバス３からデータを受け取り所望の演算を行い出力データバス５に演算 結果を出力し、出力データメモリ１５は出力データメモリ制御回路１０で制御す ることにより出力データバス５からのデータを出力データメモリ１５に格納し、 制御レジスタ群８は入力データメモリ制御回路２と演算装置４と出力データメモ リ制御回路１０を制御するためのデータを保持し、ＣＰＵあるいはコントローラ １８は制御レジスタ群８にデータを設定するようになっている。

【０００４】

【考案が解決しようとする課題】

上記のような従来の演算ネットワーク制御装置では、制御レジスタ群８に次の 演算処理モードに必要な制御データを設定するために、ＣＰＵあるいはコントロ ーラ１８を介在させる必要があり、ＣＰＵあるいはコントローラ１８の負荷が重 くなり、またデータの設定に時間がかかり、したがって総合的な演算処理時間が 遅くなるという問題点があった。

【０００５】 この考案は、かかる課題を解決するためになされたものであり、ＣＰＵあるい はコントローラ１８を介在させず、ＣＰＵあるいはコントローラの負荷を軽くし 、またデータの設定時間を早くし、総合的な演算処理時間を早くし、演算処理モ ードを連続して変更できることを目的としている。

【０００６】

【課題を解決するための手段】

この考案に係わる演算装置制御方法及び装置は、演算処理すべきデータに次の 演算処理モードに必要な演算制御ビットを付与したデータを格納しておく入力デ ータおよび出力データメモリを有し、この演算制御ビットを解読するデコーダと 次の演算装置を制御するのに必要なデータを出力するメモリ、次回の演算処理デ ータと次次回の演算制御ビットを保持する制御レジスタ群を備えたものである。

【０００７】 また、デコード結果により次の演算に必要なデータを格納してあるメモリのア ドレスを出力するメモリと演算装置を制御するのに必要なデータを格納しておく メモリを備えたものである。

【０００８】 また、次の演算に必要な演算制御ビットを格納しておくメモリを有し、この演 算制御ビットを解読するデコーダとつぎの演算装置を制御するのに必要なデータ を出力するメモリを備えたものである。

【０００９】

【作用】

上記のように構成された演算装置制御装置では、入力データが演算ネットワー クに入力されるとともに、次の演算に必要な演算制御ビットが出力され、この演 算制御ビットを解読することにより、次の演算に必要な制御データを出力し、制 御レジスタ群に設定することにより、さらに次次回の演算処理モードに必要な演 算処理ビットを出力することにより、ＣＰＵを介させず、データを停滞無く設定 し、演算処理モードを連続して変更しながら演算処理行うことができる。

【００１０】

【実施例】

実施例１． 図１はこの考案の一実施例を示すブロック図であり、２〜５、８、１０は上記 従来装置と同一のものである。１は演算処理すべきデータに次の演算処理モード に必要な演算制御ビットを付加した入力データを格納しておく入力データメモリ であり、６は付加した演算制御ビットを解読するデコーダ回路、７はデコーダ回 路６の出力によりアドレスを制御される演算処理モード制御データメモリ、８は 演算処理モード制御データメモリ７から出力される演算処理モード制御データを 保持する制御レジスタ群、９は演算装置４から出力された演算結果と制御レジス タ群８から出力された次次回の演算制御ビットを合せて保持する出力データメモ リである。また、入力データと出力データメモリのフォーマットは、例えば図２ に示されるように演算処理データ１１と演算制御ビット１２によって構成される 。但し、データのビットの並びかたは、演算処理データと演算制御ビットが含ま れていれば、どのように並んでいてもよい。

【００１１】 前記のように構成された演算装置制御装置においては、入力データメモリ１か ら演算処理データとともに出力される演算制御ビットをデコーダ回路６で解読し 、演算処理モード制御データメモリ７を制御して、次の演算処理に必要な演算処 理モード制御データを出力させ、制御レジスタ群８に設定することになる。した がって、一つの演算を終了したときには、次の演算に必要な制御データが制御レ ジスタ群８保持されており、演算終了とともに、すばやく、次の演算を開始する ことができる。

【００１２】 実施例２． 図３は演算装置を制御する他の実施態様を示すもので、デコーダ回路の出力を 演算処理モード制御データメモリ７の初期アドレスを指定するためのアドレス制 御メモリ１３に入力し、このアドレス制御メモリ１３の出力により演算処理モー ド制御データメモリ７を制御するものである。この図３によれば演算処理順序の 変更等にたいしてアドレス制御メモリ１３の内容を書き換えることにより、実現 することができる。アドレス制御メモリ１３のデータ構成は、演算処理モード制 御データメモリ７の初期アドレスを格納してあるだけなので、演算処理モード制 御データメモリ７のデータ構成と比較すれば一般に単純であるために、ソフトウ ェア設計の負担を軽減することができる。

【００１３】 実施例３． 図４は演算装置を制御するさらに他の実施態様を示すもので、１４、１５は従 来の演算装置制御装置と同じものであり、１６は前記実施例１で述べた次の演算 に必要な演算制御ビットだけを格納しておく演算制御ビット格納メモリ、１７は 上記演算制御ビット格納メモリ１６を制御するメモリ制御回路である。この図４ によれば入力データメモリ１４と出力データメモリ１５とは別に演算制御ビット 格納メモリを持たせることによりメモリの個数を少なくすることができる。

【００１４】

【考案の効果】

この考案は、以上説明したように構成されているので、以下に記載されるよう な効果を奏する。

【００１５】 メモリに格納された演算制御ビットをデコードして次の演算処理モード制御デ ータを格納してあるメモリをアクセスすることにより、次の演算処理モード制御 データを出力させることで、ＣＰＵあるいはコントローラを介在させずに演算処 理モードを連続して変更しながら行うことができる。

【００１６】 また、アドレス制御メモリを使用する構成によれば、データ構成が単純になる ので、演算処理順序の変更およびソフトウェアでの制御が簡単にすることができ る。

【００１７】 また、演算制御ビット格納メモリを別に用意することにより、メモリのしよう 効率が良くなり、メモリを少なくすることができる。

【図面の簡単な説明】

【図１】この考案の実施例１を示すブロック図である。

【図２】入力メモリ及び出力メモリのデータフォーマッ
トの一例を示す図である。

【図３】この考案の実施例２を示すブロック図である。

【図４】この考案の実施例３を示すブロック図である。

【図５】従来の演算装置制御装置を示すブロック図であ
る。

【符号の説明】

１ 入力データメモリ ６ デコーダ回路 ７ 演算処理モード制御メモリ ８ 制御レジスタ群 ９ 出力データメモリ １１ アドレス制御メモリ １６ 演算制御ビット格納メモリ

Claims (3)

【実用新案登録請求の範囲】
1. 【請求項１】 演算処理すべきデータと次の演算に必要
   な演算制御ビットを格納しておく入力データおよび出力
   データメモリ、上記演算制御ビットを解読するデコーダ
   回路、上記デコーダ回路の出力によりアドレスを制御さ
   れる演算処理モード制御データメモリ、演算処理モード
   制御データメモリから出力された演算制御データと次次
   回の演算処理モードを保持する制御レジスタ群を備えた
   ことを特徴とする演算装置制御装置。
2. 【請求項２】 演算処理すべきデータと次の演算に必要
   な演算制御ビットを格納しておく入力データおよび出力
   データメモリ、上記演算制御ビットを解読するデコーダ
   回路、上記デコーダ回路の出力によりアドレスを制御さ
   れるアドレス制御メモリ、上記アドレス制御メモリのデ
   ータをアドレスとする演算処理モード制御データメモ
   リ、演算処理モード制御データメモリから出力された演
   算制御データと次次回の演算処理モードを保持する制御
   レジスタ群を備えたことを特徴とする演算装置制御装
   置。
3. 【請求項３】 次の演算に必要な演算制御ビットを蓄え
   ておく制御ビット格納メモリ、上記演算制御ビットを解
   読するデコーダ回路、上記デコーダ回路の出力によりア
   ドレスを制御される演算処理モード制御データメモリ、
   演算処理モード制御データメモリから出力された演算制
   御データと次次回の演算処理モードを保持する制御レジ
   スタ群を備えたことを特徴とする演算装置制御装置。