JPH05347256A - 半導体装置用基板 - Google Patents

半導体装置用基板

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JPH05347256A
JPH05347256A JP4153720A JP15372092A JPH05347256A JP H05347256 A JPH05347256 A JP H05347256A JP 4153720 A JP4153720 A JP 4153720A JP 15372092 A JP15372092 A JP 15372092A JP H05347256 A JPH05347256 A JP H05347256A
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plane
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藤 芳 彦 斉
Hiroyasu Kubota
裕 康 久保田
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Abstract

(57)【要約】 【目的】 超LSI用エピタキシャルウェーハの(10
0)基板面方位をある特定の範囲に限定することにより
マイクロラフネスを最小に抑える。 【構成】 (100)面からの基板の傾斜角を[01
1]方向または[011]方向に角度θ、および[0
]方向または[01]方向に角度φだけ傾斜させ
る。角度θおよびφは30′≦θ,φ≦2°に設定す
る。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、気相成長プロセスに関
するものであって、超LSI用基板の製造に使用され
る。
【0002】
【従来の技術】一般にLSI用の基板材料として、バイ
ポーラおよびディスクリートデバイスにはシリコンエピ
タキシャルウェーハが、また、MOSデバイスにはチョ
コラルスキー法シリコンウェーハが、用いられてきた。
特に、高集積CMOSデバイスは、低消費電力、簡便な
設計および低ノイズ性を特徴としている。しかし、CM
OSデバイスでは微細化にともない、寄生トランジスタ
形成によるラッチアップ現象が起こる。ラッチアップ対
策のために、構造的にシリコンエピタキシャルウェーハ
が用いられている。
【0003】最近、超LSI用MOSデバイスにおい
て、さらに信頼性向上またはデバイス構造の自由度をも
たせるために、シリコンエピキタシャルウェーハが注目
されるようになった。このようなMOS用シリコンエピ
タキシャルウェーハとして代表的なものは、シリコン
(100)面単結晶基板に同一方位のシリコン単結晶を
気相成長させたものである。
【0004】しかしながら、設計ルールが0.5μm以
下となる様な超LSIにエピタキシャルウェーハを適用
するためには、従来デバイスではほとんど関心が払われ
ていなかったエピタキシャルウェーハ表面の原子レベル
の微小凹凸、いわゆるマイクロラフネスを制御する必要
がある。超LSI用ウェーハの表面マイクロラフネス
は、酸化膜耐圧、移動度などの電気特性に影響を及ぼす
からである。このマイクロラフネスは、表面欠陥による
表面粗れではなく、原子レベルの表面凹凸である。マイ
クロラフネスが大きいと電気特性は悪化する。すなわ
ち、エピタキシャルウェーハの電気特性を向上させるた
めには、エピタキシャルウェーハの表面マイクロラフネ
スを小さくする必要がある。
【0005】従来、シリコンエピタキシャルウェーハの
製造において、(100)面基板のオフアングル、即
ち、傾斜角度は、SEMIスタンダード(Semiconducto
r Equipment and Materials International )で2°以
下と規定されている(SEMI M2-87)。また、最近では基
板の加工精度の向上により傾斜角度1°以下の基板が通
常用いられている。この様な従来技術としては特開昭6
2−226891号が一例として挙げられるが、これは
エピタキシャル成長時の微小欠陥、即ち、ティアドロッ
プの低減を図ることを目的としている。しかしながら、
この数値範囲のシリコン(100)基板ウェーハをエピ
タキシャル成長したときに、そのエピタキシャルウェー
ハ表面が基板ウェーハ表面より粗れてしまうことがあ
り、エピタキシャルウェーハ表面のマイクロラフネスを
制御することが困難であった。
【0006】われわれは、この従来ほとんど関心の払わ
れていなかったエピタキシャルウェーハ表面のマイクロ
ラフネスに注目し、基板のオフアングルとの相関を詳細
に調べた結果、ある特定の範囲にオフアングルを用いる
ことによって、エピタキシャルウェーハ表面のマイクロ
ラフネスを基板と同等以上に向上させることができるこ
とを知見した。
【0007】
【発明が解決しようとする課題】本発明は、超LSI用
エピタキシャルウェーハを製造する際に、(100)基
板の面方位をある特定の範囲に限定することにより、エ
ピタキシャルウェーハ表面のマイクロラフネスを最小に
抑えることを目的とする。
【0008】
【課題を解決するための手段】われわれは、前記エピタ
キシャルウェーハ表面のマイクロラフネスの問題点を検
討していたところ、シリコン(100)面基板ウェーハ
のオフアングルとマイクロラフネスとの間に強い相関関
係があることがわかった。さらに、マイクロラフネス
は、酸化膜耐圧などの電気特性と関係があることから、
基板を適切なオフアングルにすることでエピタキシャル
ウェーハの電気特性を向上させることができることもわ
かった。
【0009】本発明は、従来(100)面から±2°、
あるいは±1°以内では、オフアングルの方向や数値は
特に規定せずに用いられてきたのとは異なり、シリコン
(100)面基板ウェーハの[011]方向または[0
11]方向に角度θだけ、および[01]方向または
[01]方向に角度φだけ傾け、角度θおよびφは、
30′≦θ≦2°かつ30′≦φ≦2°の範囲としたも
のである。前記オフアングルに制御したシリコン基板に
エピタキシャル成長することによりマイクロラフネスが
良好で、酸化膜耐圧が優れたウェーハをつくることがで
きた。
【0010】本発明は、前記のように、シリコン基板ウ
ェーハの表面を(100)面から特定の方向に傾斜する
ように制御するものである。
【0011】図1によってオフアングルθおよびφを、
説明する。基板ウェーハの(100)面1において、ウ
ェーハ中心Oを通り、各結晶方向[011]、[0
]、[01]および[01]がある。(100)
面法線2と基板ウェーハ表面の面法線3とのなす角(オ
フアングル)において、[011]または[011]方
向の角度成分をθ、[01]または[01]方向の
角度成分をφとする。このときのθおよびφを、30′
≦θ≦2°かつ30′≦φ≦2°にしたものが、本発明
の特徴である。
【0012】図2は、本発明のオフアングル角度θおよ
びφの範囲を示すものである。横軸は角度θ([01
1]方向または[011]方向のオフアングル成分)、
縦軸は角度φ([01]方向または[01]方向の
オフアングル成分)を表す。本発明では、角度θおよび
φの範囲を、横軸は左右に30′から2°まで、縦軸は
上下に30′から2°までとしている。
【0013】本発明において、エピタキシャルウェーハ
表面のマイクロラフネスを制御できる機構は、以下のよ
うに解釈できる。
【0014】通常、シリコンの気相成長は、気相化学反
応により遊離したSi原子がウェハ表面に吸着され、そ
の時の基板表面温度に規定される移動度で表面を泳動
(マイグレーション)してエネルギー的に安定なキンク
サイトに到達し、そこで結晶格子として安定な位置に固
定される、という機構で進行する。
【0015】オフアングルがOであるシリコン(10
0)面のような低次指数面は、原子が稠密に配列した面
であるから平滑であり、図3(a)のようにキンクサイ
トが少ない。キンクサイトは、表面に吸着しているシリ
コンを収容して、平滑な表面の形成に不可欠なものであ
る。
【0016】このキンクの密度は、基板のオフアングル
と密接な関係があり、オフアングルをθとした場合、ほ
ぼtanθに比例する。したがって、このキンクサイト
の少ない(100)面上に気相成長したとき、成長表面
に吸着したシリコンを収容する場所が少ないので、平滑
な表面が形成できない。そのため、図3(b)のような
多数のキンクサイトが存在する(100)面からある一
定値以上傾けた面に、エピタキシャル成長をすれば、表
面マイクロラフネスを小さくし、かつ電気特性を向上さ
せることができる。
【0017】
【実施例】本発明の実施例を以下に示す。
【0018】チョコラルスキー法で引き上げたシリコン
単結晶インゴットから、シリコン単結晶基板として、抵
抗率1〜30Ω・cmのp型(100)面から、オフアン
グル[011]方向のθおよび[01]方向のφがそ
れぞれ10′≦θ=φ≦2°のものを用い、気相反応容
器中で1100℃、10分間水素ガスでアニールした
後、同一温度で3分間、塩酸ガスでエッチングした。そ
の後、水素およびジクロルシランの混合ガスを供給し、
1100℃で0.8μm/min の成長速度で15分間エ
ピタキシャル成長した。それらのウェーハの表面マイク
ロラフネスは、振動干渉法により自乗平均平方根値(R
ms)で評価し、また、酸化膜耐圧はCモード良品率で評
価した。
【0019】図4にオフアングルとRmsとの関係を示
す。オフアングルが30′≦θ=φ≦2°のとき、Rms
は0.2〜0.3nmとなり、オフアングル10′≦θ=
φ≦20′のときの0.5〜0.8nmに比べて急激に小
さくなり、さらに基板ウェーハのRms(0.4〜0.5
nm)より小さくなっていた。
【0020】図5にオフアングルとCモード良品率との
関係を示す。30′≦θ=φ≦2°においてCモード良
品率は90%以上で、10′≦θ=φ≦20′のときの
60〜80%に比べて増加した。
【0021】同様に、オフアングル10′≦θ≦2°か
つ10′≦φ≦2°の範囲で、30′≦θ≦2°かつ3
0′≦φ≦2°のときに、前記の効果を確認した。
【0022】
【発明の効果】本発明によれば、基板のオフアングルを
制御することにより、エピタキシャルウェーハ表面マイ
クロラフネスを基板ウェーハおよび従来のエピタキシウ
ェーハより安定的に向上させることができ、さらに酸化
膜耐圧などの電気特性も向上するなどの効果が得られ
た。本発明のエピタキシャルウェーハを超LSI用の出
発材料として用いれば、デバイスの製造歩留りだけでな
く、デバイスの信頼性向上も期待できる。
【図面の簡単な説明】
【図1】基板ウェーハのオフアングルを説明するための
斜視図。
【図2】本発明の基板ウェーハオフアングル数値範囲を
示す図。
【図3】シリコン(100)面基板ウェーハの断面模式
図。(a)はオフアングルがゼロのとき、(b)はオフ
アングルがあるとき。
【図4】本発明の効果を確認した実験結果を示す図。
【図5】本発明の効果を確認した実験結果を示す図。
【符号の説明】
1、8 シリコン単結晶(100)面 2 基板表面の面法線 3 オフアングルの[011]方向または[011]方
向の成分 4 オフアングルの[01]方向または[01]方
向の成分 5 基板ウェーハ 6 基板オフアングルの数値範囲 7 シリコン原子 9 キンクサイト 10 オフアングル

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】シリコン単結晶(100)面基板ウェーハ
    を用いたシリコンエピタキシャルウェーハにおいて、
    (100)面からの基板の傾斜角度を[011]方向ま
    たは[011]方向に角度θだけ、および[01]方
    向または[01]方向に角度φだけ傾斜させたもので
    あって、角度θおよびφが、30′≦θ≦2°かつ3
    0′≦φ≦2°であることを特徴とする半導体装置用基
    板。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002005335A1 (en) * 2000-07-10 2002-01-17 Shin-Etsu Handotai Co.,Ltd. Single crystal wafer and solar battery cell
WO2002039496A1 (fr) * 2000-11-09 2002-05-16 Shin-Etsu Handotai Co., Ltd. Procede de fabrication de plaquette recuite et plaquette recuite
JP2004152965A (ja) * 2002-10-30 2004-05-27 Fujitsu Ltd 半導体装置の製造方法と半導体装置
WO2004101867A1 (ja) * 2003-05-15 2004-11-25 Shin-Etsu Handotai Co., Ltd. シリコンエピタキシャルウェーハ及びシリコンエピタキシャルウェーハの製造方法
EP1533402A1 (en) * 2002-08-30 2005-05-25 Sumitomo Mitsubishi Silicon Corporation Epitaxial wafer and its manufacturing method
JP2006210698A (ja) * 2005-01-28 2006-08-10 Toshiba Ceramics Co Ltd 歪みシリコンウェーハ
US7135420B2 (en) 2003-03-25 2006-11-14 Fujitsu Limited Semiconductor device and manufacturing method thereof
JP2017117974A (ja) * 2015-12-25 2017-06-29 信越半導体株式会社 エピタキシャルウェーハ及びエピタキシャルウェーハの製造方法
KR20190124793A (ko) * 2017-04-06 2019-11-05 가부시키가이샤 사무코 에피택셜 실리콘 웨이퍼의 제조 방법 및 에피택셜 실리콘 웨이퍼

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI402896B (zh) 2006-02-02 2013-07-21 Nippon Mining Co Substrate semiconductor growth substrate and epitaxial growth method

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002005335A1 (en) * 2000-07-10 2002-01-17 Shin-Etsu Handotai Co.,Ltd. Single crystal wafer and solar battery cell
US7459720B2 (en) 2000-07-10 2008-12-02 Shin-Etsu Handotai Co., Ltd. Single crystal wafer and solar battery cell
AU2001269469B2 (en) * 2000-07-10 2006-11-02 Shin-Etsu Handotai Co., Ltd. Single crystal wafer and solar battery cell
WO2002039496A1 (fr) * 2000-11-09 2002-05-16 Shin-Etsu Handotai Co., Ltd. Procede de fabrication de plaquette recuite et plaquette recuite
JP2002151519A (ja) * 2000-11-09 2002-05-24 Shin Etsu Handotai Co Ltd アニールウェーハの製造方法及びアニールウェーハ
US6645834B2 (en) 2000-11-09 2003-11-11 Shin-Etsu Handotai Co., Ltd. Method for manufacturing annealed wafer and annealed wafer
EP1533402A1 (en) * 2002-08-30 2005-05-25 Sumitomo Mitsubishi Silicon Corporation Epitaxial wafer and its manufacturing method
EP1533402A4 (en) * 2002-08-30 2007-07-11 Sumco Corp EPITAXIAL WAFER AND METHOD OF MANUFACTURE
JP2004152965A (ja) * 2002-10-30 2004-05-27 Fujitsu Ltd 半導体装置の製造方法と半導体装置
US7135420B2 (en) 2003-03-25 2006-11-14 Fujitsu Limited Semiconductor device and manufacturing method thereof
WO2004101867A1 (ja) * 2003-05-15 2004-11-25 Shin-Etsu Handotai Co., Ltd. シリコンエピタキシャルウェーハ及びシリコンエピタキシャルウェーハの製造方法
JP2006210698A (ja) * 2005-01-28 2006-08-10 Toshiba Ceramics Co Ltd 歪みシリコンウェーハ
JP2017117974A (ja) * 2015-12-25 2017-06-29 信越半導体株式会社 エピタキシャルウェーハ及びエピタキシャルウェーハの製造方法
KR20190124793A (ko) * 2017-04-06 2019-11-05 가부시키가이샤 사무코 에피택셜 실리콘 웨이퍼의 제조 방법 및 에피택셜 실리콘 웨이퍼

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