JPH05344138A - データ伝送制御装置 - Google Patents
データ伝送制御装置Info
- Publication number
- JPH05344138A JPH05344138A JP4152257A JP15225792A JPH05344138A JP H05344138 A JPH05344138 A JP H05344138A JP 4152257 A JP4152257 A JP 4152257A JP 15225792 A JP15225792 A JP 15225792A JP H05344138 A JPH05344138 A JP H05344138A
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- JP
- Japan
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- transmission
- data
- reception
- data transmission
- circuit
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- Communication Control (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】
【目的】本発明は、各データ伝送制御装置間のデータ伝
送効率を低下させず効率良くデータ伝送ができ、システ
ムのリアルタイム性を向上する。 【構成】送受信回路(10,11) によるデータ伝送制御をマ
イクロプロセッサ(17)により行い、このデータ伝送とは
非同期で送受信メモリ(12,13) とＩ／Ｏ機器(15)との間
におけるデータ入出力制御をＩ／Ｏ入出力制御回路(20)
により行う。
送効率を低下させず効率良くデータ伝送ができ、システ
ムのリアルタイム性を向上する。 【構成】送受信回路(10,11) によるデータ伝送制御をマ
イクロプロセッサ(17)により行い、このデータ伝送とは
非同期で送受信メモリ(12,13) とＩ／Ｏ機器(15)との間
におけるデータ入出力制御をＩ／Ｏ入出力制御回路(20)
により行う。
Description
【０００１】
【産業上の利用分野】本発明は、伝送路に接続されたＩ
／Ｏ機器に対するデータ伝送制御装置に関する。
／Ｏ機器に対するデータ伝送制御装置に関する。
【０００２】
【従来の技術】図２はデータ伝送制御システムの構成図
である。各Ｉ／Ｏ機器１−１〜１−ｎには各ケーブル２
−１〜２−ｎを介して各データ伝送制御装置（伝送装
置）３−１〜３−ｎが接続され、さらにこれらデータ伝
送制御装置（伝送装置）３−１〜３−ｎが各伝送ケーブ
ル４−１〜４−ｎを介して接続されている。
である。各Ｉ／Ｏ機器１−１〜１−ｎには各ケーブル２
−１〜２−ｎを介して各データ伝送制御装置（伝送装
置）３−１〜３−ｎが接続され、さらにこれらデータ伝
送制御装置（伝送装置）３−１〜３−ｎが各伝送ケーブ
ル４−１〜４−ｎを介して接続されている。
【０００３】これらデータ伝送制御装置２−１〜２−ｎ
は、各伝送ケーブル４−１〜４−ｎに伝送するデータを
受信して各Ｉ／Ｏ機器１−１〜１−ｎに送り、これと共
に各Ｉ／Ｏ機器１−１〜１−ｎからのデータを各伝送ケ
ーブル４−１〜４−ｎに送信している。又、これらデー
タ伝送制御装置２−１〜２−ｎ間では、各伝送ケーブル
４−１〜４−ｎを介して互いにデータの授受を行ってい
る。
は、各伝送ケーブル４−１〜４−ｎに伝送するデータを
受信して各Ｉ／Ｏ機器１−１〜１−ｎに送り、これと共
に各Ｉ／Ｏ機器１−１〜１−ｎからのデータを各伝送ケ
ーブル４−１〜４−ｎに送信している。又、これらデー
タ伝送制御装置２−１〜２−ｎ間では、各伝送ケーブル
４−１〜４−ｎを介して互いにデータの授受を行ってい
る。
【０００４】これらデータ伝送制御装置２−１〜２−ｎ
の構成を具体的に説明すると、図３に示すように各伝送
ケーブル４−１〜４−ｎに接続された送信回路１０及び
受信回路１１が備えられ、これら送信回路１０及び受信
回路１１にそれぞれ送信メモリ１２、受信メモリ１３が
接続されている。そして、これら送信メモリ１２及び受
信メモリ１３にはＩ／Ｏインタフェース回路１４を介し
てＩ／Ｏ機器１５が接続されている。
の構成を具体的に説明すると、図３に示すように各伝送
ケーブル４−１〜４−ｎに接続された送信回路１０及び
受信回路１１が備えられ、これら送信回路１０及び受信
回路１１にそれぞれ送信メモリ１２、受信メモリ１３が
接続されている。そして、これら送信メモリ１２及び受
信メモリ１３にはＩ／Ｏインタフェース回路１４を介し
てＩ／Ｏ機器１５が接続されている。
【０００５】このようなデータ送受信の系統にあって、
データ送受信は送受信制御回路１６により送信回路１０
及び受信回路１１が制御されて行われている。又、マイ
クロプロセッサ（ＭＰＵ）１７により送受信制御回路１
６に対して指令が発せられてデータ送受信の総括制御、
つまりデータ送受信がサイクリックに一定期間毎に制御
される。これと共にマイクロプロセッサ１７によりＩ／
Ｏインタフェース回路１４に対して指令が発せられ、Ｉ
／Ｏ機器１５に対するデータ入出力の制御が行われてい
る。
データ送受信は送受信制御回路１６により送信回路１０
及び受信回路１１が制御されて行われている。又、マイ
クロプロセッサ（ＭＰＵ）１７により送受信制御回路１
６に対して指令が発せられてデータ送受信の総括制御、
つまりデータ送受信がサイクリックに一定期間毎に制御
される。これと共にマイクロプロセッサ１７によりＩ／
Ｏインタフェース回路１４に対して指令が発せられ、Ｉ
／Ｏ機器１５に対するデータ入出力の制御が行われてい
る。
【０００６】かかる構成であれば、受信回路１１により
受信されたデータＤａはパラレルデータに変換されて受
信メモリ１３に記憶される。そして、マイクロプロセッ
サ１７からＩ／Ｏインタフェース回路１４に対してデー
タ出力の指令が発せられると、受信メモリ１３に記憶さ
れたデータはＩ／Ｏインタフェース回路１４を通してＩ
／Ｏ機器１５に送られる。
受信されたデータＤａはパラレルデータに変換されて受
信メモリ１３に記憶される。そして、マイクロプロセッ
サ１７からＩ／Ｏインタフェース回路１４に対してデー
タ出力の指令が発せられると、受信メモリ１３に記憶さ
れたデータはＩ／Ｏインタフェース回路１４を通してＩ
／Ｏ機器１５に送られる。
【０００７】又、マイクロプロセッサ１７からＩ／Ｏイ
ンタフェース回路１４に対してデータ入力の指令が発せ
られると、Ｉ／Ｏ機器１５からのデータがＩ／Ｏインタ
フェース回路１４を通して送信メモリ１２に記憶され
る。そして、マイクロプロセッサ１７から送受信制御回
路１６にデータ送信の指令が発せられると、送信メモリ
１２に記憶されたデータＤｂは送信回路１０によりシリ
アルデータに変換されて伝送ケーブル４−１〜４−ｎに
伝送される。
ンタフェース回路１４に対してデータ入力の指令が発せ
られると、Ｉ／Ｏ機器１５からのデータがＩ／Ｏインタ
フェース回路１４を通して送信メモリ１２に記憶され
る。そして、マイクロプロセッサ１７から送受信制御回
路１６にデータ送信の指令が発せられると、送信メモリ
１２に記憶されたデータＤｂは送信回路１０によりシリ
アルデータに変換されて伝送ケーブル４−１〜４−ｎに
伝送される。
【０００８】ところで、マイクロプロセッサ１７は、受
信されたデータＤａをＩ／Ｏ機器１５に送る場合に正確
に送られたかを確認するためにリードバックを行った
り、又Ｉ／Ｏ機器１５からデータをリードする場合にＩ
／Ｏ機器１５からのアクノリッジ信号が返送されるまで
待って送信の処理を行っている。このため、これらリー
ドバックの処理及びアクノリッジ信号の返送によりＩ／
Ｏ機器１５に対するデータの入出力に長い時間が取られ
る。従って、各データ伝送制御装置３−１〜３−ｎ間の
データ伝送効率が低下する。
信されたデータＤａをＩ／Ｏ機器１５に送る場合に正確
に送られたかを確認するためにリードバックを行った
り、又Ｉ／Ｏ機器１５からデータをリードする場合にＩ
／Ｏ機器１５からのアクノリッジ信号が返送されるまで
待って送信の処理を行っている。このため、これらリー
ドバックの処理及びアクノリッジ信号の返送によりＩ／
Ｏ機器１５に対するデータの入出力に長い時間が取られ
る。従って、各データ伝送制御装置３−１〜３−ｎ間の
データ伝送効率が低下する。
【０００９】
【発明が解決しようとする課題】以上のようにＩ／Ｏ機
器１５に対するデータ入出力の際に、リードバックの処
理及びアクノリッジ信号の返送により長い時間が取ら
れ、各データ伝送制御装置３−１〜３−ｎ間のデータ伝
送効率が低下する。
器１５に対するデータ入出力の際に、リードバックの処
理及びアクノリッジ信号の返送により長い時間が取ら
れ、各データ伝送制御装置３−１〜３−ｎ間のデータ伝
送効率が低下する。
【００１０】そこで本発明は、各データ伝送制御装置間
のデータ伝送効率を低下させず効率良くデータ伝送がで
き、システムのリアルタイム性を向上できるデータ伝送
制御装置を提供することを目的とする。
のデータ伝送効率を低下させず効率良くデータ伝送がで
き、システムのリアルタイム性を向上できるデータ伝送
制御装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は、Ｉ／Ｏ機器と
伝送路との間に接続されてデータ伝送制御を行うデータ
伝送制御装置において、
伝送路との間に接続されてデータ伝送制御を行うデータ
伝送制御装置において、
【００１２】伝送路に接続されてデータの送受信を行う
送受信回路と、この送受信回路によるデータ送受信を制
御するデータ送受信制御手段と、送受信回路による送受
信のデータを記憶する送受信メモリと、この送受信メモ
リに記憶されたデータを伝送路に対するデータ伝送とは
非同期でＩ／Ｏ機器に対して入出力制御し、かつデータ
に対するエラーチェックを行ってエラー発生時にデータ
送受信制御手段にエラー通知を行うＩ／Ｏ入出力制御手
段とを備えて上記目的を達成しようとするデータ伝送制
御装置である。
送受信回路と、この送受信回路によるデータ送受信を制
御するデータ送受信制御手段と、送受信回路による送受
信のデータを記憶する送受信メモリと、この送受信メモ
リに記憶されたデータを伝送路に対するデータ伝送とは
非同期でＩ／Ｏ機器に対して入出力制御し、かつデータ
に対するエラーチェックを行ってエラー発生時にデータ
送受信制御手段にエラー通知を行うＩ／Ｏ入出力制御手
段とを備えて上記目的を達成しようとするデータ伝送制
御装置である。
【００１３】
【作用】このような手段を備えたことにより、伝送路に
接続される送受信回路によりデータの送受信が行われ、
このうち受信されたデータは送受信メモリに記憶され、
又Ｉ／Ｏ機器から送受信メモリに記憶されたデータは送
信される。この場合、送受信回路によるデータ送受信は
データ送受信制御手段により制御される。
接続される送受信回路によりデータの送受信が行われ、
このうち受信されたデータは送受信メモリに記憶され、
又Ｉ／Ｏ機器から送受信メモリに記憶されたデータは送
信される。この場合、送受信回路によるデータ送受信は
データ送受信制御手段により制御される。
【００１４】又、送受信メモリのデータは、伝送路に対
するデータ伝送とは非同期で、Ｉ／Ｏ入出力制御手段に
よりＩ／Ｏ機器に対して入出力制御される。これと共に
データに対するエラーチェックが行われ、エラー発生時
にはデータ送受信制御手段に対してエラー通知が行われ
る。
するデータ伝送とは非同期で、Ｉ／Ｏ入出力制御手段に
よりＩ／Ｏ機器に対して入出力制御される。これと共に
データに対するエラーチェックが行われ、エラー発生時
にはデータ送受信制御手段に対してエラー通知が行われ
る。
【００１５】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。なお、図３と同一部分には同一符号を付
してその詳しい説明は省略する。
して説明する。なお、図３と同一部分には同一符号を付
してその詳しい説明は省略する。
【００１６】図１はデータ伝送制御装置の構成図であ
る。マイクロプロセッサ１７は、送受信制御回路１６を
制御してデータ伝送の総括制御を実行する機能を有する
もので、データ送受信はサイクリックに一定時間毎に行
うものとなっている。
る。マイクロプロセッサ１７は、送受信制御回路１６を
制御してデータ伝送の総括制御を実行する機能を有する
もので、データ送受信はサイクリックに一定時間毎に行
うものとなっている。
【００１７】又、Ｉ／Ｏ入出力制御回路２０は、マイク
ロプロセッサ１７によりデータ伝送制御とは非同期に、
送受信メモリ１２、１３とＩ／Ｏ機器１５との間のデー
タ入出力制御を行う機能を有している。さらに、このＩ
／Ｏ入出力制御回路２０は、Ｉ／Ｏ機器１５へのデータ
を送った後にリードバックチェックを実行する機能、Ｉ
／Ｏ機器１５からデータを受けたときにパリティチェッ
クを実行する機能、Ｉ／Ｏ機器１５に対するデータの入
出力時にタイムアウトエラーチェックを実行する機能を
有し、かつこれらチェックによりエラー発生を検出する
と、マイクロプロセッサ１７に対してエラー通知を発す
る機能を有している。次に上記の如く構成された装置の
作用について説明する。
ロプロセッサ１７によりデータ伝送制御とは非同期に、
送受信メモリ１２、１３とＩ／Ｏ機器１５との間のデー
タ入出力制御を行う機能を有している。さらに、このＩ
／Ｏ入出力制御回路２０は、Ｉ／Ｏ機器１５へのデータ
を送った後にリードバックチェックを実行する機能、Ｉ
／Ｏ機器１５からデータを受けたときにパリティチェッ
クを実行する機能、Ｉ／Ｏ機器１５に対するデータの入
出力時にタイムアウトエラーチェックを実行する機能を
有し、かつこれらチェックによりエラー発生を検出する
と、マイクロプロセッサ１７に対してエラー通知を発す
る機能を有している。次に上記の如く構成された装置の
作用について説明する。
【００１８】伝送ケーブル４−１〜４−ｎに対するデー
タ伝送は、マイクロプロセッサ１７の送受信回路制御回
路１６に対する制御により、そのデータ送受信が一定期
間毎にサイクリックに行われる。すなわち、マイクロプ
ロセッサ１７から送受信制御回路１６に受信指令が発せ
られると、受信回路１１によりデータＤａが受信され、
このデータＤａはパラレルデータに変換されて受信メモ
リ１３に記憶される。
タ伝送は、マイクロプロセッサ１７の送受信回路制御回
路１６に対する制御により、そのデータ送受信が一定期
間毎にサイクリックに行われる。すなわち、マイクロプ
ロセッサ１７から送受信制御回路１６に受信指令が発せ
られると、受信回路１１によりデータＤａが受信され、
このデータＤａはパラレルデータに変換されて受信メモ
リ１３に記憶される。
【００１９】又、マイクロプロセッサ１７から送受信制
御回路１６にデータ送信の指令が発せられると、送信メ
モリ１２に記憶されたデータＤｂは送信回路１０により
シリアルデータに変換されて伝送ケーブル４−１〜４−
ｎに伝送される。
御回路１６にデータ送信の指令が発せられると、送信メ
モリ１２に記憶されたデータＤｂは送信回路１０により
シリアルデータに変換されて伝送ケーブル４−１〜４−
ｎに伝送される。
【００２０】一方、Ｉ／Ｏ入出力制御回路２０は、マイ
クロプロセッサ１７によるデータ伝送制御とは非同期
に、送受信メモリ１２及び１３とＩ／Ｏ機器１５との間
のデータ入出力制御を行う。すなわち、データをＩ／Ｏ
機器１５に送る場合、Ｉ／Ｏ入出力制御回路２０は受信
メモリ１３及びＩ／Ｏインタフェース回路１４に対して
指令を発し、受信メモリ１３に記憶されているデータを
Ｉ／Ｏ機器１５に送る。このとき、Ｉ／Ｏ入出力制御回
路２０は、Ｉ／Ｏ機器１５へのデータを送った後にリー
ドバックチェック及びタイムアウトエラーチェックを実
行する。
クロプロセッサ１７によるデータ伝送制御とは非同期
に、送受信メモリ１２及び１３とＩ／Ｏ機器１５との間
のデータ入出力制御を行う。すなわち、データをＩ／Ｏ
機器１５に送る場合、Ｉ／Ｏ入出力制御回路２０は受信
メモリ１３及びＩ／Ｏインタフェース回路１４に対して
指令を発し、受信メモリ１３に記憶されているデータを
Ｉ／Ｏ機器１５に送る。このとき、Ｉ／Ｏ入出力制御回
路２０は、Ｉ／Ｏ機器１５へのデータを送った後にリー
ドバックチェック及びタイムアウトエラーチェックを実
行する。
【００２１】又、データをＩ／Ｏ機器１５から送信メモ
リ１２に送る場合、Ｉ／Ｏ入出力制御回路２０は送信メ
モリ１２及びＩ／Ｏインタフェース回路１４に対して指
令を発し、Ｉ／Ｏ機器１５からのデータを送信メモリ１
２に記憶させる。このとき、Ｉ／Ｏ入出力制御回路２０
は、パリティチェック及びタイムアウトエラーチェック
を実行する。
リ１２に送る場合、Ｉ／Ｏ入出力制御回路２０は送信メ
モリ１２及びＩ／Ｏインタフェース回路１４に対して指
令を発し、Ｉ／Ｏ機器１５からのデータを送信メモリ１
２に記憶させる。このとき、Ｉ／Ｏ入出力制御回路２０
は、パリティチェック及びタイムアウトエラーチェック
を実行する。
【００２２】このＩ／Ｏ機器１５に対するデータ入出力
のときに各チェックが行われるが、これらチェックによ
り１つでもエラーが発生が検出されると、Ｉ／Ｏ入出力
制御回路２０はエラー通知を割り込み信号としてマイク
ロプロセッサ１７に対して送出する。このエラー通知を
受けたマイクロプロセッサ１７は直ぐにデータ伝送制御
を停止する。
のときに各チェックが行われるが、これらチェックによ
り１つでもエラーが発生が検出されると、Ｉ／Ｏ入出力
制御回路２０はエラー通知を割り込み信号としてマイク
ロプロセッサ１７に対して送出する。このエラー通知を
受けたマイクロプロセッサ１７は直ぐにデータ伝送制御
を停止する。
【００２３】このように上記一実施例においては、送受
信回路１０、１１によるデータ伝送制御をマイクロプロ
セッサ１７により行い、このデータ伝送とは非同期で送
受信メモリ１２、１３とＩ／Ｏ機器１５との間における
データ入出力制御をＩ／Ｏ入出力制御回路２０により行
うようにしたので、マイクロプロセッサ１７は他のデー
タ伝送を総括に制御するだけで、Ｉ／Ｏ機器１５に対す
るデータ入出力制御に関与しなくてもよく、その処理量
が軽減でき、他のデータ伝送制御装置３−１〜３−ｎと
の間のデータ伝送効率を向上できる。従って、高速な応
答性を要求される各Ｉ／Ｏ機器１５間でのデータ伝送に
は好適である。
信回路１０、１１によるデータ伝送制御をマイクロプロ
セッサ１７により行い、このデータ伝送とは非同期で送
受信メモリ１２、１３とＩ／Ｏ機器１５との間における
データ入出力制御をＩ／Ｏ入出力制御回路２０により行
うようにしたので、マイクロプロセッサ１７は他のデー
タ伝送を総括に制御するだけで、Ｉ／Ｏ機器１５に対す
るデータ入出力制御に関与しなくてもよく、その処理量
が軽減でき、他のデータ伝送制御装置３−１〜３−ｎと
の間のデータ伝送効率を向上できる。従って、高速な応
答性を要求される各Ｉ／Ｏ機器１５間でのデータ伝送に
は好適である。
【００２４】なお、本発明は上記一実施例に限定される
ものでなくその要旨を変更しない範囲で変形しても良
い。例えば、伝送路は二重化したものでも適用できる。
又、Ｉ／Ｏ機器１５に対するデータ入出力制御のときの
チェックは、他のチェックを行うようにしてもよい。
ものでなくその要旨を変更しない範囲で変形しても良
い。例えば、伝送路は二重化したものでも適用できる。
又、Ｉ／Ｏ機器１５に対するデータ入出力制御のときの
チェックは、他のチェックを行うようにしてもよい。
【００２５】
【発明の効果】以上詳記したように本発明によれば、各
データ伝送制御装置間のデータ伝送効率を低下させず効
率良くデータ伝送ができ、システムのリアルタイム性を
向上できるデータ伝送制御装置を提供できる。
データ伝送制御装置間のデータ伝送効率を低下させず効
率良くデータ伝送ができ、システムのリアルタイム性を
向上できるデータ伝送制御装置を提供できる。
【図１】本発明に係わるデータ伝送制御装置の一実施例
を示す構成図。
を示す構成図。
【図２】データ伝送システムの構成図。
【図３】従来装置の構成図。
１０…送信回路、１１…受信回路、１２…送信メモリ、
１３…受信メモリ、１４…Ｉ／Ｏインタフェース回路、
１５…Ｉ／Ｏ機器、１６…送受信制御回路、１７…マイ
クロプロセッサ（ＭＰＵ）、２０…Ｉ／Ｏ入出力制御回
路。
１３…受信メモリ、１４…Ｉ／Ｏインタフェース回路、
１５…Ｉ／Ｏ機器、１６…送受信制御回路、１７…マイ
クロプロセッサ（ＭＰＵ）、２０…Ｉ／Ｏ入出力制御回
路。
Claims (1)
- 【請求項１】 Ｉ／Ｏ機器と伝送路との間に接続されて
データ伝送制御を行うデータ伝送制御装置において、 前記伝送路に接続されてデータの送受信を行う送受信回
路と、この送受信回路によるデータ送受信を制御するデ
ータ送受信制御手段と、前記送受信回路による送受信の
データを記憶する送受信メモリと、この送受信メモリに
記憶されたデータを前記伝送路に対するデータ伝送とは
非同期で前記Ｉ／Ｏ機器に対して入出力制御し、かつ前
記データに対するエラーチェックを行ってエラー発生時
に前記データ送受信制御手段にエラー通知を行うＩ／Ｏ
入出力制御手段とを具備したことを特徴とするデータ伝
送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4152257A JPH05344138A (ja) | 1992-06-11 | 1992-06-11 | データ伝送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4152257A JPH05344138A (ja) | 1992-06-11 | 1992-06-11 | データ伝送制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05344138A true JPH05344138A (ja) | 1993-12-24 |
Family
ID=15536531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4152257A Pending JPH05344138A (ja) | 1992-06-11 | 1992-06-11 | データ伝送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05344138A (ja) |
-
1992
- 1992-06-11 JP JP4152257A patent/JPH05344138A/ja active Pending
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