JPH053432A - プログラマブル・パルス発振器 - Google Patents

Abstract

(57)【要約】 【目的】原発振クロックｆｃを分周して連続可変周波数
の出力クロックｆ０を得る従来の回路は大まかる分周を
受持つ主プログラマブル・カウンタと原発振クロックを
分周し細かな周波数変化を受持つ１つの副プログラマブ
ル・カウンタとで構成さていたが、分周比が低くなると
周波数精度が低下する問題があったのでこれを改善す
る。 【構成】主プログラマブルカウンタＣＴ１の他に、微小
の周波数変化を受持つ２つの副プログラマブル・カウン
タＣＴ２，ＣＴ３を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は原発振クロックをもと
にして、周波数を連続的に可変できるパルス発振器に関
するものである。この種のパルス発振器（パルスジェネ
レータともいう）は、一般的に簡単な回路構成で広い周
波数範囲において、高い周波数精度でかつ周波数を連続
的に可変しパルスを作り出せることが望まれている。な
お以下各図において同一の符号は同一もしくは相当部分
を示す。

【０００２】

【従来の技術】図３は原発振クロックから連続可変周波
数のクロックを作り出すパルス発振器であって、本出願
人の先願（特開昭５９−１９０７２４号）になるパルス
発振器の構成を示すブロック回路図であり、図４は図３
の動作説明用のタイミング図である。図３においてカウ
ンタＣＴ１，カウンタＣＴ２はプログラマブル・カウン
タであり、原発振クロックｆｃを１／（Ｎ．ｎ）分周し
た出力周波数がｆ０である。なおここでＮは整数部であ
り、ｎは小数部を表している。カウンタＣＴ１がおおま
かに分周する（換言すれば整数部Ｎの分周を行う）主カ
ウンタであり、カウンタＣＴ２が連続的に周波数ｆ０を
変化するためにカウンタＣＴ１への入力クロックｆ１を
加減する（換言すれば小数部ｎの分周を行う）副カウン
タである。

【０００３】図４を参照しつつ図３の動作を説明する
と、副カウンタＣＴ２には計数設定値Ｎ２が設定されて
おり、このカウンタＣＴ２は原発振クロックｆｃ（この
周期をＴｃとする）を計数し、この計数値がＮ２に達す
るごとにＬレベルの中間クロックｆ２を出力する。ＡＮ
Ｄゲート３は常時（つまり中間クロックｆ２の非出力
時、即ちそのレベルがＨレベルである間）には、原発振
クロックｆｃを中間クロックｆ１として出力し、中間ク
ロックｆ２の出力時（即ちそのレベルがＬレベルとなっ
たとき）、この時点の原発振クロックｆｃの出力を阻止
する。つまり中間クロックｆ１は原発振クロックｆｃの
パルスがＮ２個ごとに１つ欠けたものとなる。一方、主
カウンタＣＴ１には計数設定値Ｎ１が設定されており、
このカウンタＣＴ１は中間クロックｆ１を計数し、この
計数値がＮ１に達するごとに目的とする出力パルスｆ０
（この周期をＴ０とする）を出力する。

【０００４】次にカウンタＣＴ１とカウンタＣＴ２それ
ぞれの設定値Ｎ1,Ｎ2 の決め方を説明すると、ｆ０とい
う任意の周波数を出力したい場合、原発振クロックｆｃ
を下式（１）のように分周すればよい筈である。 （ｆ０／ｆｃ）＝（Ｎ０／Ｋ）───────────
──（１） ここでＮ０、ＫはカウンタＣＴ１，ＣＴ２のビット数の
制限から決まる任意の値でよい。ここで、 （Ｋ／Ｎ０）＝Ｑ＋（Ｒ／Ｎ０）──────────
──（２） 但し Ｑ：ＫをＮ０で割ったときの商 Ｒ：ＫをＮ０で割ったときの余り と置くことにより、 Ｎ1 ＝Ｑ ────────────────────
──（３） Ｎ2 ＝Ｋ／Ｒ ──────────────────
──（４） のように、カウンタ設定値Ｎ1 、Ｎ2 は決定される。

【０００５】

【発明が解決しようとする課題】しかし、この先願の方
法は高い周波数を出力する場合、つまり分周比が低くな
ると周波数精度が低下するという点で未だ充分な方法と
は言い難い。そこでこの発明の課題は上述の欠点を除去
し、簡単な回路構成で広い周波数範囲において、高精度
でかつ周波数を連続的に可変してパルスを作り出すこと
ができるプログラマブル・パルス発振器を提供すること
にある。

【０００６】

【課題を解決するための手段】前記の課題を解決するた
めに請求項１のパルス発振器は、それぞれ、原発振クロ
ック（ｆｃなど）を計数し、この計数値が自身に設定さ
れた設定値（Ｎ２，Ｎ３など）に達するごとに副分周パ
ルス（中間クロックｆ2,ｆ3 など）を出力する２つの副
カウンタ（ＣＴ２，ＣＴ３など）と、原発振クロックか
ら前記２つの副分周パルスと夫々タイミングが一致する
クロックパルスを取除いてなる中間クロック（ｆ１な
ど）を作りだす中間クロック生成手段と、前記中間クロ
ックを計数し、この計数値が自身に設定された設定値
（Ｎ１など）に達するごとに目的とするパルス（ｆ０な
ど）を出力する主カウンタ（ＣＴ１など）とを備えたも
のとし、また

【０００７】請求項２のパルス発振器では、請求項１に
記載のパルス発振器において、前記中間クロック生成手
段はＡＮＤゲート（１３など）からなるようにする。

【０００８】

【作用】小数部の分周を行う副カウンタを、一段から二
段に増やすことによって主カウンタへの入力クロックの
加減の自由度を増し、全体の分周精度を向上させる。こ
れにより特に分周比の低くなる、高周波数出力時に精度
の向上を図ることができる。

【０００９】

【実施例】図１は本発明の実施例としての構成を示すブ
ロック回路図で図３に対応するものである。図１におい
て図３に対し副カウンタＣＴ３が追加され、かつＡＮＤ
ゲート３がカウンタＣＴ２，ＣＴ３の夫々の出力として
の中間クロックｆ２，ｆ３および原発振クロックｆｃを
入力とする新たなＡＮＤゲート１３に置換わっている。
ここでカウンタＣＴ１，カウンタＣＴ２，カウンタＣＴ
３は例えばインテル社製８２５３の様なプログラマブル
・カウンタである。

【００１０】カウンタＣＴ３には原発振クロックｆｃが
入力され、Ｎ3 回クロックｆｃを計数する度に原発振ク
ロックｆｃの１クロック分の時間Ｔｃだけ出力がＬｏｗ
となり、この出力パルスが中間クロックｆ3 である。ま
たカウンタＣＴ２にも、原発振クロックｆｃが入力さ
れ、Ｎ2 回クロックｆｃを計数する度に原発振クロック
ｆｃの１クロック分の時間Ｔｃだけ出力がＬｏｗとな
り、この出力パルスが中間クロックｆ2 である。この中
間クロックｆ3 と中間クロックｆ2 、そして原発振クロ
ックｆｃはアンドゲート１３に入力され、中間クロック
ｆ1 が出力される。つまり、中間クロックｆ3 あるいは
中間クロックｆ2 がＬｏｗの期間には中間クロックｆ1
がＬｏｗとなるため、中間クロックｆ1 は原発振クロッ
クｆｃに比べクロックが削られることになる。この中間
クロックｆ1 はカウンタＣＴ１に入力され、カウンタＣ
Ｔ１はＮ1 回クロックを計数する度に、出力パルスｆ０
の様なハーフデューティのパルス（別にハーフデューテ
ィのパルスである必要はない）を出力する。

【００１１】図１の各パルスのタイミングを示したもの
が、図２である。図２を参照しつつ図１の回路の動作を
原理を詳しく説明すると、原発振クロックであるｆｃを
１／（Ｎ．ｎ）分周する場合、従来例とほぼ同様にカウ
ンタＣＴ１が整数部Ｎの分周を行う主カウンタであり、
カウンタＣＴ２とカウンタＣＴ３は小数部ｎの分周を行
う副カウンタである。最終的に出力パルスｆ０の周波数
を求める為に、まず中間クロックｆ3 については、 ｆ3 ＝（１／Ｎ３・Ｔｃ）〔１／ｓｅｃ〕──────
──（５） であるので、中間クロックｆ3 が原発振クロックｆｃに
比べクロックが欠ける時間は１ｓｅｃ当たり、 ｆ3 ・Ｔｃ＝（１／Ｎ３・Ｔｃ）・Ｔｃ＝（１／Ｎ３）
〔ｓｅｃ〕──（６） である。よってＴ０〔ｓｅｃ〕期間に欠ける時間は平均
的にＴ０／Ｎ3 〔ｓｅｃ〕である。また同様に中間クロ
ックｆ2 についても、 ｆ2 ＝（１／Ｎ２・Ｔｃ）〔１／ｓｅｃ〕──────
──（７） であるので、中間クロックｆ2 が原発振クロックｆｃに
比べクロックが欠ける時間は１ｓｅｃ当たり、 ｆ2 ・Ｔｃ＝（１／Ｎ２・Ｔｃ）・Ｔｃ＝（１／Ｎ２）
〔ｓｅｃ〕──（８） である。よってＴ０〔ｓｅｃ〕期間に欠ける時間は平均
的にＴ０／Ｎ2 〔ｓｅｃ〕である。

【００１２】期間Ｔ０はＮ1 回クロックを計数する時間
とクロックの欠ける時間の和となるので、 Ｔ0 ＝Ｎ1 ・Ｔｃ＋（Ｔ０／Ｎ２）＋（Ｔ０／Ｎ３） 従って Ｔ０＝｛Ｎ1 ・Ｎ2 ・Ｎ3 ／（Ｎ２・Ｎ３−Ｎ２−Ｎ
３）｝・Ｔｃ〔ｓｅｃ〕──（９） よって、出力周波数は、 ｆ０＝１／Ｔ０＝ｆｃ・（Ｎ２・Ｎ３−Ｎ２−Ｎ３）／
Ｎ１・Ｎ２・Ｎ３ ＝ｆｃ・Ｎ０／Ｋ〔１／ｓｅｃ〕─────（１０） とする。ここでＮ０、Ｋは後述するように任意の数値で
よい。

【００１３】ところで （Ｋ／Ｎ０）＝Ｎ1 ＋｛（Ｎ１・Ｎ３＋Ｎ１・Ｎ２）／
（Ｎ２・Ｎ３−Ｎ２−Ｎ３）｝＝Ｑ＋（Ｒ／Ｎ０) ──
────────（１１） 但し Ｑ：商 Ｒ：余り とおき、 Ｎ1 ＝Ｑ ────────────────────
───（１２） とする。すると余りＲについては、（１１）式より、 （Ｎ１・Ｎ３＋Ｎ１・Ｎ２）／（Ｎ２・Ｎ３−Ｎ２−Ｎ
３）＝Ｒ／Ｎ０ 従って Ｎ3 ・｛Ｎ1 ＋（Ｒ／Ｎ０）｝＝Ｎ2 ・｛Ｒ（Ｎ３−
１）−Ｎ０・Ｎ１｝／Ｎ０ よって Ｎ2 ＝｛（Ｎ1 ＋（Ｒ／Ｎ０）｝・Ｎ０・Ｎ３／｛Ｒ
（Ｎ３−１）−Ｎ０・Ｎ１｝────（１３） ここで（１１）式よりＮ1 ＝Ｑ＝（Ｋ−Ｒ）／Ｎ０を代
入すると、 Ｎ2 ＝〔｛（Ｋ−Ｒ）／Ｎ０｝＋（Ｒ／Ｎ０）〕・Ｎ０
・Ｎ３／｛Ｒ（Ｎ３−１）−Ｎ０・（Ｋ−Ｒ）／Ｎ０｝ ＝Ｋ・Ｎ３／（Ｒ・Ｎ３−Ｋ）＝Ｋ／｛Ｒ−（Ｋ／Ｎ
３）｝────（１４） となる。

【００１４】ここで （Ｋ／Ｒ）＝Ｓ−（Ｔ／Ｒ）────────────
（１５） 但し Ｓ：商 Ｔ：余り とおき、 Ｎ2 ＝Ｓ───────────────────（１
６） とすると、 （Ｋ／Ｒ）＝Ｎ２−（Ｔ／Ｒ） 従って Ｎ2 ＝（Ｋ＋Ｔ）／Ｒ─────────────（１
７） （１４）式と（１７）式より Ｋ／｛Ｒ−（Ｋ／Ｎ３）｝＝（Ｋ＋Ｔ）／Ｒ 従って Ｎ3 ＝Ｋ・（Ｋ＋Ｔ）／Ｔ・Ｒ＝Ｋ・Ｎ２／Ｔ ───
──（１８） となる。

【００１５】（１０）式より ｆ０／ｆｃ＝Ｎ０／Ｋ ──────────────
────（１９） の関係があり、出力パルスｆ０の周波数範囲とカウンタ
ＣＴ１，カウンタＣＴ２，カウンタＣＴ３のビット数の
制限を守れば、Ｎ０，Ｋは任意に決めることができる。
このＮ０、Ｋが決まれば、（１２），（１６）、（１
８）式から３つのカウンタのそれぞれの設定値Ｎ1 、Ｎ
2 、Ｎ3 は求まる。（１９）式の関係からＫを固定して
おき、Ｎ０を変化させることにより出力パルスｆ０の周
波数は連続的に変化させることができることが判る。具
体的にはマイクロプロセッサを使用して周期的に（１
２），（１６），（１８）式を演算し、設定値Ｎ1 、Ｎ
2 、Ｎ3 を求め自動的に３つのカウンタにその設定値を
プログラムすることにより、連続的に出力パルスｆ０の
周波数を可変することができる。

【００１６】

【発明の効果】この発明によれば微小の周波数変化を受
け持つ副カウンタの段数を一段から二段に増やすことに
したので、主カウンタへの入力クロックの精度を向上さ
せ、全体の分周精度を高めることができる。特に分周比
の低くなる、高周波数出力領域での精度を向上すること
ができる。

【図面の簡単な説明】

【図１】本発明の実施例としての構成を示すブロック回
路図

【図２】図１の動作説明用のタイムチャート

【図３】図１に対応する従来のブロック回路図

【図４】図３の動作説明用のタイムチャート

【符号の説明】

ＣＴ１ カウンタ ＣＴ２ カウンタ ＣＴ３ カウンタ １３ ＡＮＤゲート ｆｃ 原発振クロック ｆ０ 出力パルス ｆ１ 中間クロック ｆ２ 中間クロック ｆ３ 中間クロック

Claims (2)

【特許請求の範囲】
1. 【請求項１】それぞれ、原発振クロックを計数し、この
   計数値が自身に設定された設定値に達するごとに副分周
   パルスを出力する２つの副カウンタと、原発振クロック
   から前記２つの副分周パルスと夫々タイミングが一致す
   るクロックパルスを取除いてなる中間クロックを作りだ
   す中間クロック生成手段と、前記中間クロックを計数
   し、この計数値が自身に設定された設定値に達するごと
   に目的とするパルスを出力する主カウンタとを備えたこ
   とを特徴とするプログラマブル・パルス発振器。
2. 【請求項２】請求項１に記載のパルス発振器において、
   前記中間クロック生成手段はＡＮＤゲートからなること
   を特徴とするプログラマブル・パルス発振器。