JPH05315972A - 短縮ｂｃｈ符号誤り訂正方式の位相確定方法 - Google Patents
短縮ｂｃｈ符号誤り訂正方式の位相確定方法Info
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- JPH05315972A JPH05315972A JP11704992A JP11704992A JPH05315972A JP H05315972 A JPH05315972 A JP H05315972A JP 11704992 A JP11704992 A JP 11704992A JP 11704992 A JP11704992 A JP 11704992A JP H05315972 A JPH05315972 A JP H05315972A
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Abstract
(57)【要約】 （修正有）
【目的】 回路規模が小さくて位相を確定出来る方法を
提供する。 【構成】 変則短縮ＢＣＨ符号器１にて、被除数Ｘ11＋
Ｘ10＋・・・Ｘ4 を、符号ビット数１５に対する生成多
項式Ｘ4 ＋Ｘ＋１にて割った余りの４ビットを検査ビッ
トとし、８ビットの情報ビットの次に該４ビットの検査
ビットを送るようにした短縮ＢＣＨ符号の、Ｘと１の項
はその儘で、Ｘ2 〜Ｘ11の項は次数を１つ上げた変則短
縮ＢＣＨ符号語を作り送信し、受信側の誤り訂正回路２
では、送られてきた変則短縮ＢＣＨ符号語の内Ｘ11＋Ｘ
10＋・・・Ｘ3 の項は、入力信号を生成多項式Ｘ4 ＋Ｘ
＋１にて割り求めたシンドロームを誤り訂正部２１に送
り誤りを訂正させるシンドローム計算回路２１の、一桁
上に入力し、Ｘと１の項は通常の入力に入力し、求めた
シンドローム値がガロア体の冪表現α2 のベクトル表現
の０１００の時は、誤り訂正部２１では位相反転と判定
する。
提供する。 【構成】 変則短縮ＢＣＨ符号器１にて、被除数Ｘ11＋
Ｘ10＋・・・Ｘ4 を、符号ビット数１５に対する生成多
項式Ｘ4 ＋Ｘ＋１にて割った余りの４ビットを検査ビッ
トとし、８ビットの情報ビットの次に該４ビットの検査
ビットを送るようにした短縮ＢＣＨ符号の、Ｘと１の項
はその儘で、Ｘ2 〜Ｘ11の項は次数を１つ上げた変則短
縮ＢＣＨ符号語を作り送信し、受信側の誤り訂正回路２
では、送られてきた変則短縮ＢＣＨ符号語の内Ｘ11＋Ｘ
10＋・・・Ｘ3 の項は、入力信号を生成多項式Ｘ4 ＋Ｘ
＋１にて割り求めたシンドロームを誤り訂正部２１に送
り誤りを訂正させるシンドローム計算回路２１の、一桁
上に入力し、Ｘと１の項は通常の入力に入力し、求めた
シンドローム値がガロア体の冪表現α2 のベクトル表現
の０１００の時は、誤り訂正部２１では位相反転と判定
する。
Description
【０００１】
【産業上の利用分野】本発明は、位相変調方式の無線機
等に用いる短縮ＢＣＨ符号誤り訂正方式の位相確定方法
の改良に関する。
等に用いる短縮ＢＣＨ符号誤り訂正方式の位相確定方法
の改良に関する。
【０００２】位相変調方式の無線機では、例えばＩ相と
Ｑ相が入れ替わる等の位相反転が生ずることがあるの
で、初期設定時、受信側で位相が反転しているかしてい
ないかを確定しないと、ＢＣＨ符号及び短縮ＢＣＨ符号
を用いた誤り訂正方式では、伝送中の誤りを訂正するこ
とが出来ない。
Ｑ相が入れ替わる等の位相反転が生ずることがあるの
で、初期設定時、受信側で位相が反転しているかしてい
ないかを確定しないと、ＢＣＨ符号及び短縮ＢＣＨ符号
を用いた誤り訂正方式では、伝送中の誤りを訂正するこ
とが出来ない。
【０００３】この受信側で位相が反転しているかしてい
ないかを確定するには回路規模が小さくて可能なことが
望まれている。
ないかを確定するには回路規模が小さくて可能なことが
望まれている。
【０００４】
【従来の技術】図５は従来例の短縮ＢＣＨ符号を用い誤
り訂正を行う回路のブロック図、図６は従来例の検査ビ
ットを求める符号器のブロック図、図７は従来例のシン
ドローム計算回路の回路図、図８は１例の各種ＢＣＨ符
号を示す図、図９はαがＸ4 ＋Ｘ＋１の根の場合のガロ
ア体のαの冪表現に対するベクトル表現を示す図であ
る。
り訂正を行う回路のブロック図、図６は従来例の検査ビ
ットを求める符号器のブロック図、図７は従来例のシン
ドローム計算回路の回路図、図８は１例の各種ＢＣＨ符
号を示す図、図９はαがＸ4 ＋Ｘ＋１の根の場合のガロ
ア体のαの冪表現に対するベクトル表現を示す図であ
る。
【０００５】先ずＢＣＨ符号の場合の誤り訂正につき説
明する。１５ビットのＢＣＨ符号は、図８（Ａ）に示す
如く、被除数Ｘ14＋Ｘ13＋・・・Ｘ4 を、符号ビット数
１５に対する生成多項式Ｘ4 ＋Ｘ＋１にて割った余りの
４ビットを検査ビットとし、１１ビットの情報ビットの
次に該４ビットの検査ビットを送るようにしたもので、
受信側では、送られてきた１５ビットの信号をシンドロ
ーム計算回路に入力し、生成多項式Ｘ4 ＋Ｘ＋１にて割
った４ビットのシンドロームを求め、シンドロームの値
が図９に示すガロア体のベクトル表現の、例えば０１１
０となると、これに対応する冪表現α5 の項、図８
（Ａ）ではＸ5の所が誤っているので、誤り訂正部で
は、例えば１であれば０に反転することで誤りを訂正
し、検査ビットを除き１１ビットを情報ビットとして出
力するようにしている。
明する。１５ビットのＢＣＨ符号は、図８（Ａ）に示す
如く、被除数Ｘ14＋Ｘ13＋・・・Ｘ4 を、符号ビット数
１５に対する生成多項式Ｘ4 ＋Ｘ＋１にて割った余りの
４ビットを検査ビットとし、１１ビットの情報ビットの
次に該４ビットの検査ビットを送るようにしたもので、
受信側では、送られてきた１５ビットの信号をシンドロ
ーム計算回路に入力し、生成多項式Ｘ4 ＋Ｘ＋１にて割
った４ビットのシンドロームを求め、シンドロームの値
が図９に示すガロア体のベクトル表現の、例えば０１１
０となると、これに対応する冪表現α5 の項、図８
（Ａ）ではＸ5の所が誤っているので、誤り訂正部で
は、例えば１であれば０に反転することで誤りを訂正
し、検査ビットを除き１１ビットを情報ビットとして出
力するようにしている。
【０００６】次に本発明に適用する短縮ＢＣＨ符号よる
誤り訂正につき説明する。本発明に適用する短縮ＢＣＨ
符号は、図８（Ｂ）に示す如く、１５ビットのＢＣＨ符
号のＸ14，Ｘ13，Ｘ12の項の３ビットを０と考えたもの
であり、検査ビットとしては、被除数Ｘ11＋Ｘ10＋・・
・Ｘ4 を、符号ビット数１５に対する生成多項式Ｘ4 ＋
Ｘ＋１にて割った余りの４ビットを検査ビットとし、図
５の短縮ＢＣＨ符号器１’より、８ビットの情報ビット
の次に４ビットの検査ビットを付し短縮ＢＣＨ符号とし
て送信し、受信側では、送られてきた１２ビットの信号
をシンドローム計算回路２０’に入力し、生成多項式Ｘ
4 ＋Ｘ＋１にて割った４ビットのシンドロームを求め、
求めたシンドロームの値にてＢＣＨ符号の場合と同じく
誤り訂正部２１にて誤りを訂正し、検査ビットを除き８
ビットを情報ビットとして出力するようにするものであ
る。
誤り訂正につき説明する。本発明に適用する短縮ＢＣＨ
符号は、図８（Ｂ）に示す如く、１５ビットのＢＣＨ符
号のＸ14，Ｘ13，Ｘ12の項の３ビットを０と考えたもの
であり、検査ビットとしては、被除数Ｘ11＋Ｘ10＋・・
・Ｘ4 を、符号ビット数１５に対する生成多項式Ｘ4 ＋
Ｘ＋１にて割った余りの４ビットを検査ビットとし、図
５の短縮ＢＣＨ符号器１’より、８ビットの情報ビット
の次に４ビットの検査ビットを付し短縮ＢＣＨ符号とし
て送信し、受信側では、送られてきた１２ビットの信号
をシンドローム計算回路２０’に入力し、生成多項式Ｘ
4 ＋Ｘ＋１にて割った４ビットのシンドロームを求め、
求めたシンドロームの値にてＢＣＨ符号の場合と同じく
誤り訂正部２１にて誤りを訂正し、検査ビットを除き８
ビットを情報ビットとして出力するようにするものであ
る。
【０００７】この場合の検査ビットを求める符号器を示
すと図６に示す如くで、フリップフロップ（以下ＦＦと
称す）４０〜４３、排他的論理和回路（以下ＥＸーＯＲ
と称す）５０，５２を用いた巡回符号形式のもので、Ｘ
11＋Ｘ10＋・・・Ｘ4 に相当するデータをＥＸーＯＲ５
２に入力し、生成多項式Ｘ4 ＋Ｘ＋１にて割った余りの
４ビットを次数の高い方よりＦＦ４３〜４０の入力にて
求め、これを検査ビットとしている。
すと図６に示す如くで、フリップフロップ（以下ＦＦと
称す）４０〜４３、排他的論理和回路（以下ＥＸーＯＲ
と称す）５０，５２を用いた巡回符号形式のもので、Ｘ
11＋Ｘ10＋・・・Ｘ4 に相当するデータをＥＸーＯＲ５
２に入力し、生成多項式Ｘ4 ＋Ｘ＋１にて割った余りの
４ビットを次数の高い方よりＦＦ４３〜４０の入力にて
求め、これを検査ビットとしている。
【０００８】又シンドローム計算回路２０’は図７に示
す如くで、ＦＦ６０〜６３とＥＸーＯＲ７０，７１を用
いた巡回符号形式のもので、受信した図８（Ｂ）に示す
Ｘ11の項が先頭である入力データを、ＥＸーＯＲ７０よ
り入力し、生成多項式Ｘ4 ＋Ｘ＋１にて割った結果のシ
ンドロームを次数の高い方よりＦＦ６３〜６０の入力に
て求め、誤り訂正部２１に送り誤りを訂正させるように
している。
す如くで、ＦＦ６０〜６３とＥＸーＯＲ７０，７１を用
いた巡回符号形式のもので、受信した図８（Ｂ）に示す
Ｘ11の項が先頭である入力データを、ＥＸーＯＲ７０よ
り入力し、生成多項式Ｘ4 ＋Ｘ＋１にて割った結果のシ
ンドロームを次数の高い方よりＦＦ６３〜６０の入力に
て求め、誤り訂正部２１に送り誤りを訂正させるように
している。
【０００９】しかし、位相変調方式の無線機に適用した
場合は、位相反転の生ずることがあり、初期設定時に、
受信側で位相が反転しているかどうかの位相を確定する
必要がある。
場合は、位相反転の生ずることがあり、初期設定時に、
受信側で位相が反転しているかどうかの位相を確定する
必要がある。
【００１０】この為に、従来は図５に示す如く、誤り訂
正回路２’の前に、位相反転検出回路３０を設け、短縮
ＢＣＨ符号の入力情報の位相が反転しているかどうかを
見つけ、誤り訂正部２１に知らせ入力情報の位相を確定
するようにしている。
正回路２’の前に、位相反転検出回路３０を設け、短縮
ＢＣＨ符号の入力情報の位相が反転しているかどうかを
見つけ、誤り訂正部２１に知らせ入力情報の位相を確定
するようにしている。
【００１１】
【発明が解決しようとする課題】しかしながら、従来の
短縮ＢＣＨ符号を用い誤り訂正を行う回路では、位相反
転検出回路が必要であり回路規模が大きくなる問題点が
ある。
短縮ＢＣＨ符号を用い誤り訂正を行う回路では、位相反
転検出回路が必要であり回路規模が大きくなる問題点が
ある。
【００１２】本発明は回路規模が小さくて位相を確定出
来る短縮ＢＣＨ符号誤り訂正方式の位相確定方法の提供
を目的としている。
来る短縮ＢＣＨ符号誤り訂正方式の位相確定方法の提供
を目的としている。
【００１３】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図１に示す如く、変則短縮ＢＣＨ符号器
１にて、被除数Ｘ11＋Ｘ10＋・・・Ｘ 4 を、符号ビット
数１５に対する生成多項式Ｘ4 ＋Ｘ＋１にて割った余り
の４ビットを検査ビットとし、８ビットの情報ビットの
次に該４ビットの検査ビットを送るようにした１ブロッ
ク１１次の短縮ＢＣＨ符号の、Ｘと１の項はその儘で、
Ｘ2 〜Ｘ11の項は次数を１つ上げた変則短縮ＢＣＨ符号
語を作り送信し、受信側の誤り訂正回路２では、送られ
てきた変則短縮ＢＣＨ符号語の内Ｘ11＋Ｘ 10＋・・・Ｘ
3 の項は、入力信号を上記生成多項式Ｘ4 ＋Ｘ＋１にて
割りシンドロームを求め、求めたシンドロームを誤り訂
正部２１に送り誤りを訂正させるシンドローム計算回路
２１の、通常の入力より一桁上に入力し、Ｘと１の項は
通常の入力に入力し、求めたシンドローム値がガロア体
の冪表現α2 のベクトル表現の０１００の時は、誤り訂
正部２１では位相反転と判定して位相を確定するように
する。
ック図である。図１に示す如く、変則短縮ＢＣＨ符号器
１にて、被除数Ｘ11＋Ｘ10＋・・・Ｘ 4 を、符号ビット
数１５に対する生成多項式Ｘ4 ＋Ｘ＋１にて割った余り
の４ビットを検査ビットとし、８ビットの情報ビットの
次に該４ビットの検査ビットを送るようにした１ブロッ
ク１１次の短縮ＢＣＨ符号の、Ｘと１の項はその儘で、
Ｘ2 〜Ｘ11の項は次数を１つ上げた変則短縮ＢＣＨ符号
語を作り送信し、受信側の誤り訂正回路２では、送られ
てきた変則短縮ＢＣＨ符号語の内Ｘ11＋Ｘ 10＋・・・Ｘ
3 の項は、入力信号を上記生成多項式Ｘ4 ＋Ｘ＋１にて
割りシンドロームを求め、求めたシンドロームを誤り訂
正部２１に送り誤りを訂正させるシンドローム計算回路
２１の、通常の入力より一桁上に入力し、Ｘと１の項は
通常の入力に入力し、求めたシンドローム値がガロア体
の冪表現α2 のベクトル表現の０１００の時は、誤り訂
正部２１では位相反転と判定して位相を確定するように
する。
【００１４】
【作用】位相反転がなければシンドローム計算回路２０
のシンドローム出力よりはガロア体の冪表現α2 のベク
トル表現０１００が出力されないようにする為に、図９
に示すガロア体の冪表現α13とα14のベクトル表現のＥ
ＸーＯＲが冪表現α2 のベクトル表現の０１００になる
点も考慮し、変則短縮ＢＣＨ符号器１では、１５ビット
ＢＣＨ符号の、Ｘ14，Ｘ13，Ｘ12に相当する先頭の３ビ
ットは送らない８ビットの情報ビットとし、４ビットの
検査ビットを付した短縮ＢＣＨ符号を作り、且つＸ2 相
当の項を無くする為に、Ｘと１の項はその儘で、Ｘ〜Ｘ
11の項は次数を１つ上げ変則短縮ＢＣＨ符号語として送
信する。
のシンドローム出力よりはガロア体の冪表現α2 のベク
トル表現０１００が出力されないようにする為に、図９
に示すガロア体の冪表現α13とα14のベクトル表現のＥ
ＸーＯＲが冪表現α2 のベクトル表現の０１００になる
点も考慮し、変則短縮ＢＣＨ符号器１では、１５ビット
ＢＣＨ符号の、Ｘ14，Ｘ13，Ｘ12に相当する先頭の３ビ
ットは送らない８ビットの情報ビットとし、４ビットの
検査ビットを付した短縮ＢＣＨ符号を作り、且つＸ2 相
当の項を無くする為に、Ｘと１の項はその儘で、Ｘ〜Ｘ
11の項は次数を１つ上げ変則短縮ＢＣＨ符号語として送
信する。
【００１５】受信側の誤り訂正回路２では、送られてき
た変則短縮ＢＣＨ符号語の内Ｘ11＋Ｘ10＋・・・Ｘ3 の
項は、入力信号を上記生成多項式Ｘ4 ＋Ｘ＋１にて割り
シンドロームを求め、求めたシンドロームを誤り訂正部
２１に送り誤りを訂正させるシンドローム計算回路２１
の、一桁上に入力し、Ｘと１の項は通常の入力に入力
し、求めたシンドローム値がガロア体の冪表現α2 のベ
クトル表現の０１００の時は、誤り訂正部２１では位相
反転と判定して位相を確定し、以後は入力するシンドロ
ームの値にて誤りを訂正するようにする。
た変則短縮ＢＣＨ符号語の内Ｘ11＋Ｘ10＋・・・Ｘ3 の
項は、入力信号を上記生成多項式Ｘ4 ＋Ｘ＋１にて割り
シンドロームを求め、求めたシンドロームを誤り訂正部
２１に送り誤りを訂正させるシンドローム計算回路２１
の、一桁上に入力し、Ｘと１の項は通常の入力に入力
し、求めたシンドローム値がガロア体の冪表現α2 のベ
クトル表現の０１００の時は、誤り訂正部２１では位相
反転と判定して位相を確定し、以後は入力するシンドロ
ームの値にて誤りを訂正するようにする。
【００１６】即ち、誤り訂正用のシンドローム計算回路
を用い、位相反転も検出出来るようにしているので、回
路規模を小さくすることが出来る。
を用い、位相反転も検出出来るようにしているので、回
路規模を小さくすることが出来る。
【００１７】
【実施例】図２は本発明の実施例の検査ビットを求める
符号器のブロック図、図３は本発明の実施例のシンドロ
ーム計算回路の回路図、図４は図３の各部のタイムチャ
ートである。
符号器のブロック図、図３は本発明の実施例のシンドロ
ーム計算回路の回路図、図４は図３の各部のタイムチャ
ートである。
【００１８】本発明の場合で、図５の従来例と異なる点
は、送信側では、変則短縮ＢＣＨ符号器１にての検査ビ
ットを求める回路と、受信側では、位相反転検出回路３
０を除いた点と、シンドローム計算回路であるので、こ
の異なる点を中心に以下説明する。
は、送信側では、変則短縮ＢＣＨ符号器１にての検査ビ
ットを求める回路と、受信側では、位相反転検出回路３
０を除いた点と、シンドローム計算回路であるので、こ
の異なる点を中心に以下説明する。
【００１９】図１の変則短縮ＢＣＨ符号器１にて検査ビ
ットを求めるには図２に示す如く、図６の従来例の符号
器に、ＥＸーＯＲ５１を加え、図８（Ｂ）に示す８ビッ
トの情報ビットの中のＸ4 ，Ｘ5 相当のビットはスイッ
チＳＷを実線側にして入力し、後のＸ6 〜Ｘ11相当のビ
ットはスイッチＳＷを点線側にして入力することで、生
成多項式Ｘ4 ＋Ｘ＋１にて割った余りの検査ビットを図
８（Ｃ）に示す如く１，Ｘ，Ｘ3 ，Ｘ4 の項の４ビット
の検査ビットを得、情報ビットも図８（Ｃ）に示す如く
次数を１つあげたＸ5 〜Ｘ12のものとし送信する。
ットを求めるには図２に示す如く、図６の従来例の符号
器に、ＥＸーＯＲ５１を加え、図８（Ｂ）に示す８ビッ
トの情報ビットの中のＸ4 ，Ｘ5 相当のビットはスイッ
チＳＷを実線側にして入力し、後のＸ6 〜Ｘ11相当のビ
ットはスイッチＳＷを点線側にして入力することで、生
成多項式Ｘ4 ＋Ｘ＋１にて割った余りの検査ビットを図
８（Ｃ）に示す如く１，Ｘ，Ｘ3 ，Ｘ4 の項の４ビット
の検査ビットを得、情報ビットも図８（Ｃ）に示す如く
次数を１つあげたＸ5 〜Ｘ12のものとし送信する。
【００２０】受信側の図１の誤り訂正回路２のシンドロ
ーム計算回路２０としては、図３に示す如き、図７の従
来例のシンドローム計算回路に、入力切り替えの為にア
ンド回路８０，８１を設けたものを使用する。
ーム計算回路２０としては、図３に示す如き、図７の従
来例のシンドローム計算回路に、入力切り替えの為にア
ンド回路８０，８１を設けたものを使用する。
【００２１】このシンドローム計算回路２０のアンド回
路８０，８１には図４（Ｂ）に示す如き切替信号が入力
しており、図４（Ａ）に示す符号語が送られてくると、
先頭よりＸ12〜Ｘ3 の項はアンド回路８０を介してＥＸ
ーＯＲ７１に入力し、Ｘと１の項はアンド回路８１を介
して普通の入力の如くＥＸーＯＲ７０に入力し、１ブロ
ックの信号を入力し終わると図４（Ｃ）に示すクリア信
号でクリアされるが、クリアされる前の値を、生成多項
式Ｘ4 ＋Ｘ＋１にて割ったシンドロームとする。
路８０，８１には図４（Ｂ）に示す如き切替信号が入力
しており、図４（Ａ）に示す符号語が送られてくると、
先頭よりＸ12〜Ｘ3 の項はアンド回路８０を介してＥＸ
ーＯＲ７１に入力し、Ｘと１の項はアンド回路８１を介
して普通の入力の如くＥＸーＯＲ７０に入力し、１ブロ
ックの信号を入力し終わると図４（Ｃ）に示すクリア信
号でクリアされるが、クリアされる前の値を、生成多項
式Ｘ4 ＋Ｘ＋１にて割ったシンドロームとする。
【００２２】この場合、送信側の変則短縮ＢＣＨ符号器
１より送信する符号語は、シンドローム計算回路２０に
てシンドロームを求めた時、位相が反転しなければ、図
９に示すガロア体の冪表現α2 のベクトル表現の０１０
０は表れなくしてあるので、初期設定時、シンドローム
として０１００が表れると位相反転したとして位相を確
定し、以後はシンドロームの値にて誤り訂正部２１にて
誤りを訂正するようにする。
１より送信する符号語は、シンドローム計算回路２０に
てシンドロームを求めた時、位相が反転しなければ、図
９に示すガロア体の冪表現α2 のベクトル表現の０１０
０は表れなくしてあるので、初期設定時、シンドローム
として０１００が表れると位相反転したとして位相を確
定し、以後はシンドロームの値にて誤り訂正部２１にて
誤りを訂正するようにする。
【００２３】勿論、検査ビットを求める符号器として図
２に示すものを用い、シンドローム計算回路としては図
３に示すものを用いると、シンドロームは、図７の従来
例のシンドローム計算回路と同じく誤り場所を示すもの
となる。
２に示すものを用い、シンドローム計算回路としては図
３に示すものを用いると、シンドロームは、図７の従来
例のシンドローム計算回路と同じく誤り場所を示すもの
となる。
【００２４】即ち、位相が反転しているかどうかを検出
し位相を確定するのに、位相反転検出回路を用いずに可
能となるので、回路規模が小さくて位相を確定すること
が出来るようになる。
し位相を確定するのに、位相反転検出回路を用いずに可
能となるので、回路規模が小さくて位相を確定すること
が出来るようになる。
【００２５】
【発明の効果】以上詳細に説明せる如く本発明によれ
ば、回路規模が小さくて位相が反転しているかどうかを
検出し位相を確定することが出来る効果がある。
ば、回路規模が小さくて位相が反転しているかどうかを
検出し位相を確定することが出来る効果がある。
【図１】は本発明の原理ブロック図、
【図２】は本発明の実施例の検査ビットを求める符号器
のブロック図、
のブロック図、
【図３】は本発明の実施例のシンドローム計算回路の回
路図、
路図、
【図４】は図３の各部のタイムチャート、
【図５】は従来例の短縮ＢＣＨ符号を用い誤り訂正を行
う回路のブロック図、
う回路のブロック図、
【図６】は従来例の検査ビットを求める符号器のブロッ
ク図、
ク図、
【図７】は従来例のシンドローム計算回路の回路図、
【図８】は１例の各種ＢＣＨ符号を示す図、
【図９】はαがＸ4 ＋Ｘ＋１の根の場合のガロア体のα
の冪表現に対するベクトル表現を示す図である。
の冪表現に対するベクトル表現を示す図である。
１は変則短縮ＢＣＨ符号器、１’は短縮ＢＣＨ符号器、
２，２’は誤り訂正回路、２０，２０’はシンドローム
計算回路、２１は誤り訂正部、３０は位相反転検出回
路、４０〜４３，６０〜６３はフリップフロップ、５０
〜５３，７０，７１は排他的論理和回路、８０，８１は
アンド回路を示す。
２，２’は誤り訂正回路、２０，２０’はシンドローム
計算回路、２１は誤り訂正部、３０は位相反転検出回
路、４０〜４３，６０〜６３はフリップフロップ、５０
〜５３，７０，７１は排他的論理和回路、８０，８１は
アンド回路を示す。
Claims (1)
- 【請求項１】 変則短縮ＢＣＨ符号器（１）にて、被除
数Ｘ11＋Ｘ10＋・・・Ｘ4 を、符号ビット数１５に対す
る生成多項式Ｘ4 ＋Ｘ＋１にて割った余りの４ビットを
検査ビットとし、入力する８ビットの情報ビットの次に
該４ビットの検査ビットを送るようにした１ブロック１
１次の短縮ＢＣＨ符号の、Ｘと１の項はその儘で、Ｘ2
〜Ｘ11の項は次数を１つ上げた変則短縮ＢＣＨ符号語を
作り送信し、 受信側の誤り訂正回路（２）では、送られてきた変則短
縮ＢＣＨ符号語の内Ｘ11＋Ｘ10＋・・・Ｘ3 の項は、入
力信号を上記生成多項式Ｘ4 ＋Ｘ＋１にて割りシンドロ
ームを求め求めたシンドロームを誤り訂正部（２１）に
送り誤りを訂正させるシンドローム計算回路（２１）
の、通常の入力より一桁上に入力し、Ｘと１の項は通常
の入力に入力し、求めたシンドローム値がガロア体の冪
表現α2 のベクトル表現の０１００の時は、誤り訂正部
（２１）では位相反転と判定して位相を確定することを
特徴とする短縮ＢＣＨ符号誤り訂正方式の位相確定方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11704992A JPH05315972A (ja) | 1992-05-11 | 1992-05-11 | 短縮ｂｃｈ符号誤り訂正方式の位相確定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11704992A JPH05315972A (ja) | 1992-05-11 | 1992-05-11 | 短縮ｂｃｈ符号誤り訂正方式の位相確定方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05315972A true JPH05315972A (ja) | 1993-11-26 |
Family
ID=14702164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11704992A Withdrawn JPH05315972A (ja) | 1992-05-11 | 1992-05-11 | 短縮ｂｃｈ符号誤り訂正方式の位相確定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05315972A (ja) |
-
1992
- 1992-05-11 JP JP11704992A patent/JPH05315972A/ja not_active Withdrawn
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