JPH05315355A - Ｓｏｉ構造のｍｏｓｆｅｔとその製造方法 - Google Patents
Ｓｏｉ構造のｍｏｓｆｅｔとその製造方法Info
- Publication number
- JPH05315355A JPH05315355A JP11913592A JP11913592A JPH05315355A JP H05315355 A JPH05315355 A JP H05315355A JP 11913592 A JP11913592 A JP 11913592A JP 11913592 A JP11913592 A JP 11913592A JP H05315355 A JPH05315355 A JP H05315355A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- metal silicide
- substrate
- soi
- diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 本発明は、ＳＯＩ構造のＭＯＳＦＥＴに関す
るもので、その製造時ＳＯＩ基板の上層が多結晶化され
て、シート抵抗の増加、結晶欠陥の発生をきたすことを
除去することを目的とするものである。 【構成】 前記目的のため本発明は、少なくともソース
・ドレインとしての拡散層１４となる領域の上に接し
て、不純物を注入した金属シリサイド膜４を形成して、
そのシリサイド膜４からの固相拡散により前記ソース・
ドレイン拡散層１４を形成するようにしたものである。
るもので、その製造時ＳＯＩ基板の上層が多結晶化され
て、シート抵抗の増加、結晶欠陥の発生をきたすことを
除去することを目的とするものである。 【構成】 前記目的のため本発明は、少なくともソース
・ドレインとしての拡散層１４となる領域の上に接し
て、不純物を注入した金属シリサイド膜４を形成して、
そのシリサイド膜４からの固相拡散により前記ソース・
ドレイン拡散層１４を形成するようにしたものである。
Description
【０００１】
【産業上の利用分野】この発明は、半導体基板としてＳ
ＯＩ基板を用いたＳＯＩ構造のＭＯＳＦＥＴの構造とそ
の製造方法に関するものである。特に多結晶層を形成し
ない方法を提供するものである。
ＯＩ基板を用いたＳＯＩ構造のＭＯＳＦＥＴの構造とそ
の製造方法に関するものである。特に多結晶層を形成し
ない方法を提供するものである。
【０００２】
【従来の技術】高速、高集積化可能な半導体素子とし
て、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）構造のＭＯＳＦＥＴが開発されている。ＳＯＩ構造
は周知のように、シリコン（Ｓｉ）基板に絶縁層（Ｓｉ
Ｏ2 ，Ｓｉ3 Ｎ2 など）を埋め込んだものを基板とする
ものである。
て、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）構造のＭＯＳＦＥＴが開発されている。ＳＯＩ構造
は周知のように、シリコン（Ｓｉ）基板に絶縁層（Ｓｉ
Ｏ2 ，Ｓｉ3 Ｎ2 など）を埋め込んだものを基板とする
ものである。
【０００３】この素子の典型的な製造工程を図３に示
し、以下順に説明する。
し、以下順に説明する。
【０００４】図３（ａ） ＳＯＩ基板として、例えばＳＩＭＯＸ（Ｓｅｐａｒａｔ
ｉｏｎ ｂｙ Ｉｎｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）基
板１０を用意する。即ち、酸化膜２が埋め込まれている
基板である。上層３の単結晶シリコン膜厚は典型的には
２００nmである。このウェハを用いて、まず上層Ｓｉ層
３を、例えば周知のＬＯＣＯＳ法により素子形成領域毎
に絶縁・分離４する。その後、１０−２０nmの厚さのゲ
ート絶縁膜５を形成し、さらに膜厚３００nmのリンドー
プ・ポリシリコン（ｐｏｌｙＳｉ）を用いて、ゲート電
極６を形成する。
ｉｏｎ ｂｙ Ｉｎｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）基
板１０を用意する。即ち、酸化膜２が埋め込まれている
基板である。上層３の単結晶シリコン膜厚は典型的には
２００nmである。このウェハを用いて、まず上層Ｓｉ層
３を、例えば周知のＬＯＣＯＳ法により素子形成領域毎
に絶縁・分離４する。その後、１０−２０nmの厚さのゲ
ート絶縁膜５を形成し、さらに膜厚３００nmのリンドー
プ・ポリシリコン（ｐｏｌｙＳｉ）を用いて、ゲート電
極６を形成する。
【０００５】図３（ｂ） さらに、ソース・ドレイン（Ｓ／Ｄ）拡散層形成のため
に、例えば、Ａｓ（ヒ素）を４０KeV ，５×１０15cm-2
の条件でイオン注入を行う。この時、イオン注入された
上層Ｓｉ層３は、全領域が非晶質Ｓｉ（ａ−Ｓｉ）にな
る。
に、例えば、Ａｓ（ヒ素）を４０KeV ，５×１０15cm-2
の条件でイオン注入を行う。この時、イオン注入された
上層Ｓｉ層３は、全領域が非晶質Ｓｉ（ａ−Ｓｉ）にな
る。
【０００６】図３（ｃ） その後、注入されたイオン種の活性化（高濃度拡散層に
する）のために熱処理を行う。この時、上層Ｓｉ３は、
チャネル領域に接する箇所を除いて、すべてシリコン酸
化膜（または雰囲気）に囲まれているため、単結晶にな
らず、多結晶になる。
する）のために熱処理を行う。この時、上層Ｓｉ３は、
チャネル領域に接する箇所を除いて、すべてシリコン酸
化膜（または雰囲気）に囲まれているため、単結晶にな
らず、多結晶になる。
【０００７】その後、中間絶縁膜１１、配線電極１２を
形成し、図３（ｄ）のように素子として完成する。
形成し、図３（ｄ）のように素子として完成する。
【０００８】なお、ドレイン接合近傍の電界緩和のため
に、周知のＬＤＤ構造にしてもよい。
に、周知のＬＤＤ構造にしてもよい。
【０００９】
【発明が解決しようとする課題】しかしながら、上記に
のべた方法では、 （１）Ｓ／Ｄ層の多結晶化により、Ｓ／Ｄのシート抵抗
が大幅に増大する （２）多結晶化による結晶欠陥が接合近傍に残存する という問題がある。
のべた方法では、 （１）Ｓ／Ｄ層の多結晶化により、Ｓ／Ｄのシート抵抗
が大幅に増大する （２）多結晶化による結晶欠陥が接合近傍に残存する という問題がある。
【００１０】これは共に多結晶化に伴う問題であり、こ
の多結晶化を回避するためには、横方向固相エピタキシ
ャル成長法により活性化熱処理の前に、例えば６００
℃，１０Ｈ程度の熱処理を行なえばよいが、この長時間
の熱処理は現実的ではない。また、それでも、バルクＳ
ｉ（厚いＳｉ基板を一般にいう）に比べて、拡散層厚さ
が薄いため、依然としてシート抵抗値が高いという問題
が残る。また、前記（１）に対してのみはＳ／Ｄのシリ
サイド化により対応できるが依然として、（２）の問題
は残る。
の多結晶化を回避するためには、横方向固相エピタキシ
ャル成長法により活性化熱処理の前に、例えば６００
℃，１０Ｈ程度の熱処理を行なえばよいが、この長時間
の熱処理は現実的ではない。また、それでも、バルクＳ
ｉ（厚いＳｉ基板を一般にいう）に比べて、拡散層厚さ
が薄いため、依然としてシート抵抗値が高いという問題
が残る。また、前記（１）に対してのみはＳ／Ｄのシリ
サイド化により対応できるが依然として、（２）の問題
は残る。
【００１１】本発明は以上述べた、ＳＯＩ構造ＭＯＳＦ
ＥＴのＳ／Ｄ層の多結晶化の問題を回避し、優れた接合
特性をもつ半導体素子を形成することを第１の目的とす
る。また、同時に、薄膜ＳＯＩで問題となる、Ｓ／Ｄ抵
抗の増大という問題を回避することを第２の目的とす
る。
ＥＴのＳ／Ｄ層の多結晶化の問題を回避し、優れた接合
特性をもつ半導体素子を形成することを第１の目的とす
る。また、同時に、薄膜ＳＯＩで問題となる、Ｓ／Ｄ抵
抗の増大という問題を回避することを第２の目的とす
る。
【００１２】
【課題を解決するための手段】本発明は前記目的のた
め、薄膜ＳＯＩ構造ＭＯＳＦＥＴにおいて、Ｓ／Ｄ領域
の上に金属シリサイドを形成し、該金属シリサイドから
のドーパントの固相拡散により、該Ｓ／Ｄ高濃度拡散層
を形成するようにしたものである。
め、薄膜ＳＯＩ構造ＭＯＳＦＥＴにおいて、Ｓ／Ｄ領域
の上に金属シリサイドを形成し、該金属シリサイドから
のドーパントの固相拡散により、該Ｓ／Ｄ高濃度拡散層
を形成するようにしたものである。
【００１３】
【作用】前述のように本発明は、薄膜ＳＯＩ−ＭＯＳＦ
ＥＴにおいて、Ｓ／Ｄ領域の高濃度拡散層を、その上に
形成された金属シリサイドからの固相拡散により形成す
るようにしたので、上記Ｓｉ層の多結晶化がなく、Ｓ／
Ｄ層のシート抵抗の増大と多結晶化による結晶欠陥の発
生という問題を同時に解消できる。
ＥＴにおいて、Ｓ／Ｄ領域の高濃度拡散層を、その上に
形成された金属シリサイドからの固相拡散により形成す
るようにしたので、上記Ｓｉ層の多結晶化がなく、Ｓ／
Ｄ層のシート抵抗の増大と多結晶化による結晶欠陥の発
生という問題を同時に解消できる。
【００１４】
【実施例】図１は、本発明の実施例の構造の断面の模式
図である。シリコン基板１上に、埋込酸化膜２があり、
分離絶縁膜４に囲まれて、上層シリコン層３があること
は従来通りである。この上層シリコン層３中には、Ｓ／
Ｄとなる高濃度拡散領域１４、低濃度拡散層１３と、チ
ャネル領域１６があり、チャネル領域１６の上方には、
ゲート絶縁膜５を介して、ゲート電極６が存在し、他
方、高濃度拡散領域１４の上方には、金属シリサイド膜
７が形成されている。さらに、中間絶縁膜１１、配線電
極１２が従来同様形成されている。
図である。シリコン基板１上に、埋込酸化膜２があり、
分離絶縁膜４に囲まれて、上層シリコン層３があること
は従来通りである。この上層シリコン層３中には、Ｓ／
Ｄとなる高濃度拡散領域１４、低濃度拡散層１３と、チ
ャネル領域１６があり、チャネル領域１６の上方には、
ゲート絶縁膜５を介して、ゲート電極６が存在し、他
方、高濃度拡散領域１４の上方には、金属シリサイド膜
７が形成されている。さらに、中間絶縁膜１１、配線電
極１２が従来同様形成されている。
【００１５】ここで高濃度拡散領域１４は金属シリサイ
ド７からのドーパントからの固相拡散により形成されて
いる。本実施例では、後述するように従来例のイオン注
入による非晶質化を経ることがなく、このため、多結晶
化の可能性はなく、結晶欠陥のない良好な、接合が形成
できる。また、薄い拡散層によるシート抵抗の上昇、寄
生抵抗の増大、という問題については、拡散層、上方に
存在する金属シリサイド層７による低抵抗化により解決
できる。
ド７からのドーパントからの固相拡散により形成されて
いる。本実施例では、後述するように従来例のイオン注
入による非晶質化を経ることがなく、このため、多結晶
化の可能性はなく、結晶欠陥のない良好な、接合が形成
できる。また、薄い拡散層によるシート抵抗の上昇、寄
生抵抗の増大、という問題については、拡散層、上方に
存在する金属シリサイド層７による低抵抗化により解決
できる。
【００１６】次に本実施例の製造工程について、図２を
用いて順に説明する。
用いて順に説明する。
【００１７】図２（ａ） まず、埋込酸化膜２の上層に結晶Ｓｉ層３を有するＳＯ
Ｉ基板として、従来同様例えば、ＳＩＭＯＸ基板を用意
する。上層の単結晶シリコン層３の膜厚は、典型的には
２００nmである。このウェハ（基板）を用いて、まず、
上層Ｓｉ層３を、従来同様例えば周知のＬＯＣＯＳ法に
より、素子形成領域毎に分離絶縁４を行う。その後膜厚
１０−２０nm厚さのゲート絶縁膜５を形成し、さらに、
膜厚３００nmのリンドープｐｏｌｙＳｉを使用して、ゲ
ート電極６を形成する。以上は従来と変るところはな
い。
Ｉ基板として、従来同様例えば、ＳＩＭＯＸ基板を用意
する。上層の単結晶シリコン層３の膜厚は、典型的には
２００nmである。このウェハ（基板）を用いて、まず、
上層Ｓｉ層３を、従来同様例えば周知のＬＯＣＯＳ法に
より、素子形成領域毎に分離絶縁４を行う。その後膜厚
１０−２０nm厚さのゲート絶縁膜５を形成し、さらに、
膜厚３００nmのリンドープｐｏｌｙＳｉを使用して、ゲ
ート電極６を形成する。以上は従来と変るところはな
い。
【００１８】図２（ｂ） 次いで、Ｓ／Ｄ領域にドーズ量２×１０13cm-2、加速電
圧３０KeV の条件でリンをイオン注入し、上層Ｓｉ層３
にｎ- 拡散層（低濃度拡散層）１３を形成した後、サイ
ドウォール８を既知の方法で形成する。
圧３０KeV の条件でリンをイオン注入し、上層Ｓｉ層３
にｎ- 拡散層（低濃度拡散層）１３を形成した後、サイ
ドウォール８を既知の方法で形成する。
【００１９】図２（ｃ） さらに、厚さ１０−１５nmのＣｏ（コバルト）を全面に
堆積した後、６００−７００℃、３０秒程度のＲＴＡ
（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法によ
り、Ｃｏとシリコンを反応させて、ＣｏＳｉ2 （コバル
トシリサイド）１５を形成する。この時膜厚は、３０−
５０nmとなる。そして、未反応のＣｏをＨ2 ＳＯ4 ／Ｈ
2 Ｏ2 の混合液により除去する。
堆積した後、６００−７００℃、３０秒程度のＲＴＡ
（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法によ
り、Ｃｏとシリコンを反応させて、ＣｏＳｉ2 （コバル
トシリサイド）１５を形成する。この時膜厚は、３０−
５０nmとなる。そして、未反応のＣｏをＨ2 ＳＯ4 ／Ｈ
2 Ｏ2 の混合液により除去する。
【００２０】図２（ｄ） その後、Ａｓを４０KeV 、０．５〜１．０×１０16cm-2
の条件でイオン注入する。この時、ＡｓのＣｏＳｉ2 中
の投影飛程（Ｒｐ）は約１５nmであり、このため、イオ
ン注入されたＡｓは、ほぼ全てがＣｏシリサイド１５中
に存在するようになる。上層シリコン層３は、Ａｓがイ
オン注入されることがないため、非晶質とならず、単結
晶のままで残る。
の条件でイオン注入する。この時、ＡｓのＣｏＳｉ2 中
の投影飛程（Ｒｐ）は約１５nmであり、このため、イオ
ン注入されたＡｓは、ほぼ全てがＣｏシリサイド１５中
に存在するようになる。上層シリコン層３は、Ａｓがイ
オン注入されることがないため、非晶質とならず、単結
晶のままで残る。
【００２１】図２（ｅ） その後、ＣｏＳｉ2 １５中のＡｓを、熱処理により、上
層Ｓｉ層３中に固相、熱拡散させる。熱処理の典型的な
条件は、９００℃３０分または１０５０℃１０秒であ
る。これにより、上層Ｓｉ層３中には高濃度拡散領域１
４が形成される（図３（ｅ））。固相での熱拡散である
ため、上層Ｓｉ層３の結晶性を劣化させることはなく、
このため、従来例で問題となったような、結晶欠陥は発
生しない。
層Ｓｉ層３中に固相、熱拡散させる。熱処理の典型的な
条件は、９００℃３０分または１０５０℃１０秒であ
る。これにより、上層Ｓｉ層３中には高濃度拡散領域１
４が形成される（図３（ｅ））。固相での熱拡散である
ため、上層Ｓｉ層３の結晶性を劣化させることはなく、
このため、従来例で問題となったような、結晶欠陥は発
生しない。
【００２２】図２（ｆ） 最後に、中間絶縁膜１１、配線電極１２を従来同様形成
し、素子として完成する。
し、素子として完成する。
【００２３】以上、ＮＭＯＳ型素子について、ＣｏＳｉ
2 とＡｓを利用した例について説明したが、本実施例は
これに限るものではない。ＮＭＯＳだけではなくＰＭＯ
Ｓにも適用可能であり、この場合、Ａｓではなく、Ｂ
（ボロン）を使用すればよい。また、金属シリサイドと
して、ＣｏＳｉ2 を例に挙げたが、これに限るものでは
なく、Ｓｉと比較的低温で反応し、不純物原子に対し
て、Ｓｉ基体への拡散源となりうる条件を満足すればよ
く、例えば、ＴｉＳｉ2 ，ＴａＳｉ2 ，ＺｒＳｉ2，Ｍ
ｏＳｉ2 ，Ｗ1 Ｓｉ2 などが候補として挙げることがで
きる。
2 とＡｓを利用した例について説明したが、本実施例は
これに限るものではない。ＮＭＯＳだけではなくＰＭＯ
Ｓにも適用可能であり、この場合、Ａｓではなく、Ｂ
（ボロン）を使用すればよい。また、金属シリサイドと
して、ＣｏＳｉ2 を例に挙げたが、これに限るものでは
なく、Ｓｉと比較的低温で反応し、不純物原子に対し
て、Ｓｉ基体への拡散源となりうる条件を満足すればよ
く、例えば、ＴｉＳｉ2 ，ＴａＳｉ2 ，ＺｒＳｉ2，Ｍ
ｏＳｉ2 ，Ｗ1 Ｓｉ2 などが候補として挙げることがで
きる。
【００２４】また、プロセスの条件については、典型的
な例を挙げただけであり、この条件に限定するわけでは
ないのはもちろんである。例えば、上層Ｓｉ層３の厚さ
として２００nmを例示したが、これは、高濃度拡散層１
４が上層Ｓｉ層３の厚さ方向にわたって、全面に形成さ
れていればよい。また、形成されたＣｏＳｉ2 層１５の
厚さとして３０−５０nmを例示したが、この値は、必要
なシート抵抗値と、イオンが金属シリサイド中にイオン
注入されるという条件より最小値が決まり、上層Ｓｉ層
をシリサイド化によりすべて消費することのないという
条件で最大値が決定される。金属シリサイドの膜厚はこ
の間の任意の値を選択することが可能であるが、上層Ｓ
ｉ膜厚の１／２〜１倍であることが望ましい。また、ゲ
ート電極上のシリサイドの有無は本発明とは直接的に関
与しないのはもちろんである。
な例を挙げただけであり、この条件に限定するわけでは
ないのはもちろんである。例えば、上層Ｓｉ層３の厚さ
として２００nmを例示したが、これは、高濃度拡散層１
４が上層Ｓｉ層３の厚さ方向にわたって、全面に形成さ
れていればよい。また、形成されたＣｏＳｉ2 層１５の
厚さとして３０−５０nmを例示したが、この値は、必要
なシート抵抗値と、イオンが金属シリサイド中にイオン
注入されるという条件より最小値が決まり、上層Ｓｉ層
をシリサイド化によりすべて消費することのないという
条件で最大値が決定される。金属シリサイドの膜厚はこ
の間の任意の値を選択することが可能であるが、上層Ｓ
ｉ膜厚の１／２〜１倍であることが望ましい。また、ゲ
ート電極上のシリサイドの有無は本発明とは直接的に関
与しないのはもちろんである。
【００２５】
【発明の効果】以上、詳細に説明したように、本発明に
よれば薄膜ＳＯＩ構造のＭＯＳＦＥＴにおいて、Ｓ／Ｄ
領域の高濃度拡散層をその上に形成された金属シリサイ
ドからの固相拡散により形成するようにしたので、上層
Ｓｉ層の多結晶化がなく、Ｓ／Ｄ層のシート抵抗の増大
と多結晶化による結晶欠陥の発生という問題を同時に解
消できる。
よれば薄膜ＳＯＩ構造のＭＯＳＦＥＴにおいて、Ｓ／Ｄ
領域の高濃度拡散層をその上に形成された金属シリサイ
ドからの固相拡散により形成するようにしたので、上層
Ｓｉ層の多結晶化がなく、Ｓ／Ｄ層のシート抵抗の増大
と多結晶化による結晶欠陥の発生という問題を同時に解
消できる。
【００２６】しかも、本発明は従来に比べて、特段の製
造工程の増加を招くことなく、これを達成しているもの
である。
造工程の増加を招くことなく、これを達成しているもの
である。
【００２７】これにより従来型の素子に比べてリーク電
流が小さく、ドライブ電流の大きな素子を得ることが可
能となる。
流が小さく、ドライブ電流の大きな素子を得ることが可
能となる。
【図１】本発明の実施例の構造
【図２】本発明の実施例の製造工程
【図３】従来例
１ Ｓｉ基板 ２ 埋込酸化膜 ３ 上層Ｓｉ層 ４ 分離絶縁膜 ７ 金属シリサイド膜 ８ サイドウォール １０ ＳＯＩ基板
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/28 Ｔ 7738−4Ｍ 27/12 Ｚ
Claims (2)
- 【請求項１】 半導体装置として、絶縁層上に形成され
た単結晶半導体層を有するＳＯＩ基板を用いたＳＯＩ構
造のＭＯＳＦＥＴにおいて、 少なくとも、ソース・ドレイン領域となる拡散層に接し
た上層に金属シリサイド層が存在していることを特徴と
するＳＯＩ構造のＭＯＳＦＥＴ。 - 【請求項２】 （ａ）半導体基板としてＳＯＩ基板を使
用し、該基板上に、少なくともソース・ドレイン領域と
しての拡散層となる層の上に、該層に接して金属シリサ
イド層を形成する工程、 （ｂ）前記金属シリサイド層に不純物を注入する工程、 （ｃ）前記不純物が注入された金属シリサイド層から該
層の下層に、固相拡散によって、前記ソース・ドレイン
の拡散層を形成する工程、 以上の工程を含むことを特徴とするＳＯＩ構造のＭＯＳ
ＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11913592A JP3506445B2 (ja) | 1992-05-12 | 1992-05-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11913592A JP3506445B2 (ja) | 1992-05-12 | 1992-05-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05315355A true JPH05315355A (ja) | 1993-11-26 |
| JP3506445B2 JP3506445B2 (ja) | 2004-03-15 |
Family
ID=14753807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11913592A Expired - Fee Related JP3506445B2 (ja) | 1992-05-12 | 1992-05-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3506445B2 (ja) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0778782A (ja) * | 1993-06-18 | 1995-03-20 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JPH07183253A (ja) * | 1993-10-29 | 1995-07-21 | Internatl Business Mach Corp <Ibm> | 薄い金属下層を用いて形成するエピタキシャル・コバルト・シリサイド |
| EP0664566A1 (en) * | 1994-01-19 | 1995-07-26 | Sony Corporation | MOS transistor and method for making the same |
| US5962897A (en) * | 1992-06-18 | 1999-10-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US6049092A (en) * | 1993-09-20 | 2000-04-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6060725A (en) * | 1993-03-12 | 2000-05-09 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor using a semiconductor film |
| US6160293A (en) * | 1997-10-24 | 2000-12-12 | Nec Corporation | Sub-quarter micron silicon-on-insulator MOS field effect transistor with deep silicide contact layers |
| US6261875B1 (en) | 1993-03-12 | 2001-07-17 | Semiconductor Energy Laboratory Co., Ltd. | Transistor and process for fabricating the same |
| US6507069B1 (en) | 1994-07-14 | 2003-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacture thereof |
| US6624477B1 (en) | 1992-10-09 | 2003-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6906383B1 (en) | 1994-07-14 | 2005-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacture thereof |
| US7002208B2 (en) | 2001-07-02 | 2006-02-21 | Oki Electric Industry Co., Ltd. | Semiconductor device and manufacturing method of the same |
| JP2006345003A (ja) * | 2006-09-20 | 2006-12-21 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2010010709A (ja) * | 2009-10-08 | 2010-01-14 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2010157756A (ja) * | 2010-02-17 | 2010-07-15 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| USRE42097E1 (en) | 1998-09-04 | 2011-02-01 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device |
| US7993992B2 (en) | 1996-10-31 | 2011-08-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
-
1992
- 1992-05-12 JP JP11913592A patent/JP3506445B2/ja not_active Expired - Fee Related
Cited By (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5962897A (en) * | 1992-06-18 | 1999-10-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US6624477B1 (en) | 1992-10-09 | 2003-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6455875B2 (en) | 1992-10-09 | 2002-09-24 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor having enhanced field mobility |
| US6939749B2 (en) | 1993-03-12 | 2005-09-06 | Semiconductor Energy Laboratory Co., Ltd | Method of manufacturing a semiconductor device that includes heating the gate insulating film |
| US6060725A (en) * | 1993-03-12 | 2000-05-09 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor using a semiconductor film |
| US6261875B1 (en) | 1993-03-12 | 2001-07-17 | Semiconductor Energy Laboratory Co., Ltd. | Transistor and process for fabricating the same |
| US6541313B2 (en) | 1993-03-12 | 2003-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Transistor and process for fabricating the same |
| JPH0778782A (ja) * | 1993-06-18 | 1995-03-20 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US6049092A (en) * | 1993-09-20 | 2000-04-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JPH07183253A (ja) * | 1993-10-29 | 1995-07-21 | Internatl Business Mach Corp <Ibm> | 薄い金属下層を用いて形成するエピタキシャル・コバルト・シリサイド |
| EP0664566A1 (en) * | 1994-01-19 | 1995-07-26 | Sony Corporation | MOS transistor and method for making the same |
| US6507069B1 (en) | 1994-07-14 | 2003-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacture thereof |
| US6906383B1 (en) | 1994-07-14 | 2005-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacture thereof |
| US6773971B1 (en) | 1994-07-14 | 2004-08-10 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device having lightly-doped drain (LDD) regions |
| US7183614B2 (en) | 1994-07-14 | 2007-02-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacture thereof |
| US7635895B2 (en) | 1994-07-14 | 2009-12-22 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US8273613B2 (en) | 1994-07-14 | 2012-09-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacture thereof |
| US7993992B2 (en) | 1996-10-31 | 2011-08-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| US6160293A (en) * | 1997-10-24 | 2000-12-12 | Nec Corporation | Sub-quarter micron silicon-on-insulator MOS field effect transistor with deep silicide contact layers |
| USRE42097E1 (en) | 1998-09-04 | 2011-02-01 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device |
| USRE42139E1 (en) | 1998-09-04 | 2011-02-15 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device |
| USRE42241E1 (en) | 1998-09-04 | 2011-03-22 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device |
| US9070604B2 (en) | 1998-09-04 | 2015-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device |
| US7002208B2 (en) | 2001-07-02 | 2006-02-21 | Oki Electric Industry Co., Ltd. | Semiconductor device and manufacturing method of the same |
| US7364995B2 (en) | 2001-07-02 | 2008-04-29 | Oki Electric Industry Co., Ltd. | Method of forming reduced short channel field effect transistor |
| JP2006345003A (ja) * | 2006-09-20 | 2006-12-21 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP4481361B2 (ja) * | 2009-10-08 | 2010-06-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2010010709A (ja) * | 2009-10-08 | 2010-01-14 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP4628485B2 (ja) * | 2010-02-17 | 2011-02-09 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタの作製方法 |
| JP2010157756A (ja) * | 2010-02-17 | 2010-07-15 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3506445B2 (ja) | 2004-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6171889B1 (en) | Semiconductor device and method of manufacturing the same | |
| US5496750A (en) | Elevated source/drain junction metal oxide semiconductor field-effect transistor using blanket silicon deposition | |
| JP3506445B2 (ja) | 半導体装置の製造方法 | |
| JP2978736B2 (ja) | 半導体装置の製造方法 | |
| US6445042B1 (en) | Method and apparatus for making MOSFETs with elevated source/drain extensions | |
| JP2816353B2 (ja) | Ｍｏｓ電界効果トランジスタを有する集積回路の製造方法 | |
| US7485516B2 (en) | Method of ion implantation of nitrogen into semiconductor substrate prior to oxidation for offset spacer formation | |
| US6051473A (en) | Fabrication of raised source-drain transistor devices | |
| JPH10284728A (ja) | コバルトシリサイド膜を有するｍｏｓｆｅｔの製造方法 | |
| JP3149414B2 (ja) | 浅い接合部を有する半導体デバイスを製作する方法 | |
| US6815770B1 (en) | MOS transistor having reduced source/drain extension sheet resistance | |
| US6429054B1 (en) | Method of fabricating semiconductor-on-insulator (SOI) device with hyperabrupt source/drain junctions | |
| JP3583228B2 (ja) | 半導体装置およびその製造方法 | |
| US20080311732A1 (en) | Method for Forming Non-Amorphous, Ultra-Thin Semiconductor Devices Using Sacrificial Implantation Layer | |
| US6905923B1 (en) | Offset spacer process for forming N-type transistors | |
| JP2000260728A (ja) | 半導体装置の製造方法 | |
| JP2953201B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH0521461A (ja) | 半導体装置の製造方法 | |
| JPH05190449A (ja) | 半導体薄膜の製造方法 | |
| JPS61123181A (ja) | 半導体装置の製造方法 | |
| JPH11330271A (ja) | 半導体装置の製造方法 | |
| JPH02163942A (ja) | Ｍｉｓトランジスタの製造方法 | |
| JP3394391B2 (ja) | 半導体装置及びその製造方法 | |
| JP3108927B2 (ja) | 半導体装置の製造方法 | |
| JP2005072438A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010626 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20031216 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081226 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081226 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091226 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091226 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101226 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101226 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111226 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |