JPH0778782A - 半導体装置およびその作製方法 - Google Patents
半導体装置およびその作製方法Info
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- JPH0778782A JPH0778782A JP5172711A JP17271193A JPH0778782A JP H0778782 A JPH0778782 A JP H0778782A JP 5172711 A JP5172711 A JP 5172711A JP 17271193 A JP17271193 A JP 17271193A JP H0778782 A JPH0778782 A JP H0778782A
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Abstract
ン領域へのコンタクトの方法を改良する。 【構成】 概略三角形状の絶縁物22によって、ソース
/ドレイン領域へのコンタクト部を自己整合的に決め
る。この構成をとることにより、マスク合わせを行わず
に25の距離を決めることができ、しかもその距離を短
くできるので、ソース/ドレイン領域の抵抗があまり問
題とならない構成を実現できる。また28をシリサイド
層とすることによって、ソース/ドレイン領域のシート
抵抗を下げ、TFTの特性を向上させることができる。
Description
スタ)の構造、及びその作製方法に関する。
液晶表示装置やイメージセンサー等のガラス基板上に集
積化された装置にTFT(薄膜トランジスタ)を利用す
る構成が広く知られている。図5に従来のTFTの断面
の概略を示す。図5(A)に示されているのは、ガラス
基板上に設けられた薄膜珪素半導体を用いた絶縁ゲイト
型電界効果トランジスタ(以下単にTFTという)であ
る。図5(A)において、61がガラス基板であり、こ
のガラス基板61上に下地の酸化珪素膜62(2000
Å厚程度)が形成され、さらにその上にソース/ドレイ
ン領域63、65とチャネル形成領域64とが設けられ
た珪素半導体膜により構成される活性層が形成されてい
る。この珪素半導体膜は、1000Å程度の厚さであ
り、非晶質(アモツファス)または結晶性(多結晶や微
結晶)を有している。
る酸化珪素膜66が1000Å程度の厚さで形成されて
いる。そしてゲイト電極67がアルミニウムで形成さ
れ、このゲイト電極67の周囲には、アルミの陽極酸化
によって形成された酸化物層68が厚さ2000Å程度
の厚さで形成されている。さらに層間絶縁物69が酸化
珪素等で形成され、ソース/ドイレイ電極70、71と
ゲイト電極67へのコンタクトホール72が形成されて
いる。図5(A)において、ゲイト電極67へのコンタ
クトホール72は、紙面向う側あるいは手前側(即ちソ
ース/ドレイン電極70、71と同一平面上にはない)
に存在する。
ゲイト電極67の陽極酸化によって形成されたゲイト電
極67周囲の酸化物層68の厚さ73によって、自己整
合的にオフセットゲイト領域を形成できる点が特徴であ
る。即ち、酸化物層68を形成した後において、ソース
/ドレイン領域を構成するための不純物イオンの注入を
行うことによって、酸化物層68の厚さの分をオフセッ
ト領域として形成することができる。
るので、ソース/ドレイン領域63、65とチャネル形
成領域64との境界は、酸化物層68の端部に対応する
所よりチャネル形成領域側によった部分となる。従っ
て、その分を考慮して酸化物層68の厚さを決めなけれ
ばならない。即ち、一般的には所望のオフセットゲイト
の長さより厚く酸化物層68を形成しなければならな
い。
のコンタクトホールの形成を行う場合、エッチングし過
ぎると、酸化珪素膜66との界面を中心にコンタクトホ
ール周辺部がエッチングされてしまう。すると、70、
71のアルミ電極を形成した場合に、エッチングされた
周辺部へアルミが拡散し、時にはチャネル形成領域64
付近へもアルミが拡散してTFTの特性や信頼性を低下
させてしまう。
ト部とチャネル形成領域64との間の距離74が大きい
場合、ソース/ドレイン領域のシート抵抗が問題とな
る。この問題を解決するには、74で示される距離を短
くする方法が考えられるが、マスク合わせの精度の問題
であまり短くすることはできない。特に基板としてガラ
ス基板を用いた場合には、加熱工程(各種アニール工程
が必要とされる)におけるガラス基板の縮みがマスク合
わせに際して大きな問題となる。例えば、10cm角以
上のガラス基板に対して、600度程度の熱処理を加え
ると、数μm程度は簡単に縮んでしまう。従って、74
で示される距離は20μm程度としてマージンをとって
いるのが現状である。
へのコンタクトホールの形成におけるオーバーエッチン
グの問題を考えると、74で示される距離を無闇に短く
することはできない。以上述べたように、従来のTFT
においては、 (1)ソース/ドレイン領域へのコンタクトホールの形
成が問題となる。 (2)(1)に関連してコンタクトホールの位置をチャ
ネル形成領域近くに形成できないので、ソース/ドレイ
ン領域のシート抵抗が問題となる。
題を解決する構造として、図6(B)に示すような構造
のTFTが提案されている。このTFTは、図6(A)
のTFTと同様なアルミニウムを主成分とするゲイト電
極67の周囲に陽極酸化工程によって、酸化物層68を
形成し、この酸化物層68に密接してソース/ドレイン
電極70、71を設けたものである。しかし、この構造
では、ソース/ドレイン電極70、71とゲイト電極6
7とが酸化物層68のみを介して存在することになるの
で、酸化物層68を介しての寄生容量が問題となり、動
作の不安定さ、信頼性の低下が発生してしまう。この問
題を解決するには、酸化物層68の厚さを厚くすればよ
いのであるが、酸化物層68の厚さは、オフセットゲイ
トの長さを決めるものであるので、無闇に厚くすること
はできない。さらに、酸化物層68にピンホールが存在
している場合には、ソース/ドレイン電極とゲイト電極
との間でリークが発生する問題があり、何れにしても実
用的ではなかった。
な問題を解決し、ソース/ドレイン領域へのコンタクト
をチャネル形成領域に近い位置に正確に形成すること、
またはソース/ドレインへのコンタクトホールの形成に
際して、高い信頼性を得ることができるTFTを得るこ
とを課題とする。
明する。アルミニウムを主成分とするゲイト電極15の
周囲にはアルミニュームの酸化物層16が形成されてお
り、さらにその周囲に概略三角形状の絶縁物(酸化珪
素)22が設けられており、この絶縁物22によってソ
ース/ドレイン領域17、19と電極29、30とのコ
ンタクト位置が決定されている。この概略三角形状の絶
縁物は、酸化珪素膜20を成膜した後、垂直方向に異方
性を有するエッチング(垂直方向が選択的にエッチング
される)を行うことによって、21で示される部分に形
成される。
その幅は、予め成膜される絶縁物20の厚さと、エッチ
ング条件と、ゲイト電極15の高さ(この場合絶縁層1
6の厚さも含まれる)とによって決定される。25の値
は2000Å〜20000Å程度が一般的であるが、実
施態様に合わせて決めればよい。また、この絶縁物22
の形状は、三角形状に限定されるものではなく、酸化物
20のステップカバレージや膜厚によってその形状が変
化する。例えば、25で示す寸法を短くした場合は、方
形状となる。しかし、簡単のため以下明細書中では、2
2のことを図面に示すように概略三角形状の絶縁物とい
うこととする。
ソース/ドレイン領域17、19とコンタクトしている
部分には、珪素と金属との化合物(以下シリサイドとい
う)28が形成されており、その接触抵抗とソース/ド
レイン領域17、19のシート抵抗とが低減されてい
る。このシリサイド28は、珪素膜上にシリサイドを構
成する金属膜27を成膜し、必要に応じて熱処理を加え
ることによって、珪素膜上に形成される。このシリサイ
ドの種類としては、Tiを用いてTiSi,TiSi2 、Mo用いて
MoSi2 、Wを用いてWSi2,W(SiAl)2、TiSi2 を用いてTi
7Si12Al5、Pd2Siを用いてPd4SiAl3を利用することがで
きる。しかしながら、Tiを用いてTiSiやTiSi2 を利用す
ることが、処理温度の問題や、接触抵抗, シート抵抗の
問題から好ましい。
電極周囲に絶縁層16が形成されているが、この絶縁層
が形成されておらず、ゲイト電極に密接して絶縁物22
を設ける構成としてもよい。
に示す。図3に示すのは、シリサイド層90を形成する
ことによって、ソース/ドレイン領域のシート抵抗を低
減させたもので、ソース/ドレイン電極が通常のTFT
のようにチャネル形成領域87より離れた位置(94で
示される)に存在している構造である。このような構造
を採用すると、ソース/ドレイン領域のシート抵抗を低
減できるので、ソース/ドレイン電極の形成される位置
が、図3(D)に示されるように通常の位置であって
も、TFTの特性を向上させることができる。
己整合的に設けることで、ソース/ドレイン領域へのコ
ンタクトホールの形成が不要になる。また、この概略三
角形状の絶縁物によって、ソース/ドレイン領域へのコ
ンタクト位置をチャネル形成領域に近い所に設けること
ができる。そして、ソース/ドレイン領域表面をシリサ
イド化することで、ソース/ドレイン電極との接触抵抗
の低減、ソース/ドレイン領域のシート抵抗の低減を得
ることができる。
であっても、ソース/ドレイン領域表面に金属とのシリ
サイド層を形成することより、ソース/ドレイン領域の
シート抵抗を下げることができ、TFTの特性を向上さ
せることができる。
を示す。本実施例で作製するのは、Nチャネル型TFT
であるが、ソース/ドレイン領域をP型半導体で構成す
ればPチャネル型TFTとできることはいうまでもな
い。また、以下の実施例の説明においては、半導体とし
て珪素半導体を用いる例を説明するが、他の半導体を用
いることもできる。本実施例のTFTは、液晶表示装置
の画素に設けられるTFTや周辺回路に利用されるTF
T、さらにはイメージセンサやその他集積回路に利用す
ることができる。
ス基板を用いる。まずガラス基板11上に下地膜12と
して酸化珪素膜を2000Åの厚さにスパッタ法によっ
て成膜する。つぎに非晶質珪素膜13をプラズマCVD
法によって1000Åの厚さに成膜する。この非晶質珪
素膜13の成膜方法や膜厚は実施態様によって決定され
るものであり、特に限定されるものではない。また結晶
性を有する珪素膜(例えば微結晶珪素膜や多結晶珪素
膜)を利用することもできる。
結晶性珪素膜とする。結晶化は、600度、24時間の
加熱によって行うのが、簡単であるが、レーザー光の照
射や強光の照射によって行ってもよい。そして、素子間
分離のためのパターニングを行ない、活性層領域を確定
する。活性層領域とは、ソース/ドレイン領域とチャネ
ル形成領域とが形成される島状の半導体領域のことであ
る。
を1000Åの厚さにスパッタ法によって成膜する。こ
の酸化珪素膜14の成膜は、有機シラン(例えばTEO
S)と酸素とを用いたプラズマCVD法によるものでも
よい。つぎにゲイト電極となるアルミニウム膜を600
0〜8000Å、本実施例では6000Åの厚さに成膜
する。なお、このアルミニウム膜中には珪素を0.1〜
2%程度含有させてある。またゲイト電極としては、珪
素を主成分としたもの、珪素と金属とのシリサイド、珪
素と金属との積層体等を用いることもできる。
て、ゲイト電極15を形成する。さらにこのアルミニウ
ムよりなるゲイト電極15の表面を陽極酸化して、表面
に酸化物層16を形成する。この陽極酸化は、酒石酸が
1〜5%含まれたエチレングリコール溶液中で行った。
本実施例においては、この酸化物層16の側面での厚さ
が2000Åであり、この厚さを利用して後の不純物イ
オン注入工程において、オフセットゲイト領域を形成す
る。こうして、図1(A)に示す形状を得る。
P(燐)をイオン注入法により、活性層として形成され
た結晶性珪素膜13にドーピングする。この際、ゲイト
電極15とその周囲の酸化物層16がマスクとなり、自
己整合的にソース/ドレイン領域17、19とチャネル
形成領域18とが形成される。この後ドーピングされた
Pを活性化するのと結晶化の劣化した珪素膜のアニール
を行うために、レーザー光の照射によるアニールを行
う。このアニールは、赤外光の照射によるランプアニー
ルによるものでもよい。また公知の加熱によるものでも
よい。しかし、赤外線(例えば1.2 μmの赤外線)によ
るアニールは、赤外線が珪素半導体に選択的に吸収さ
れ、ガラス基板をそれ程加熱せず、しかも一回の照射時
間を短くすることで、ガラス基板に対する加熱を抑える
ことができ、極めて有用である。なおこの際、Pはチャ
ネル形成領域の方に多少拡散するので、ソース/ドレイ
ン領域17、19とチャネル形成領域18との界面は、
酸化物層16よりもチャネル形成領域18側にシフトし
た位置に存在する。
m、ここでは9000Åの厚さにスパッタ法によって成
膜する。この酸化珪素膜20の成膜方法としては、スパ
ッタ法の他にTEOSと酸素とを用いたプラズマCVD
法によるものでもよい。この酸化珪素膜は、段差が大き
いゲイト電極15の上方において、図1(B)に示すよ
うな形状となる。これは程度の問題であって、酸化珪素
膜20のスッテプカバレージや膜厚によって変化する。
エッチングを行うことによって、この酸化珪素膜20の
エッチングを行う。この際、その高さが9000Åある
ゲイト電極15の側面においては、その高さ方向の厚さ
が膜厚(酸化珪素膜の膜厚9000Åのこと)の約2倍
となるので、エッチングを進めていくと、点線21で示
されるような形状で酸化珪素を残すことができる。また
この際、ゲイト絶縁膜である酸化珪素膜14をも続けて
エッチングしてしまい、ソース/ドレイン領域17、1
9を露呈させる。またこの場合、活性層としてパターニ
ングされた結晶性珪素膜13の端部においても段差が存
在するが、その高さは1000Å程度であるので、この
部分には酸化珪素膜20はほとんど残存しない。図1に
おいては、酸化珪素膜20が図1(B)に示すような形
状に形成されたので、点線21で示すような形状で酸化
珪素が残存するが、仮に酸化珪素膜20がゲイト電極の
形状をそのまま反映した形(四角く角張った形状で盛り
上がる)で成膜されたとすると、21の形状は方形状ま
たは矩形状となる。
素22が残存した状態が得られる。本実施例において
は、この三角形状の酸化珪素22の幅は、3000Å程
度であるが、その値は酸化珪素膜20の膜厚とエッチン
グ条件、さらにはゲイト電極15の高さ(酸化物層16
も含めて考える)によって定めることができる。
し、熱アニールを加えることにより、28で示されるよ
うなSiとTiとのシリサイドを形成する。ここではT
i膜を、100Å〜1000Åここでは500Åの厚さ
にスパッタ法で成膜する。そして450度でアニール
し、シリサイド層28を形成する。このアニールは赤外
光のランプアニールによるものでもよい。ランプアニー
ルを行う場合には、被照射面表面が600度〜1000
度程度になるように、600度の場合は数分間、100
0度の場合は数秒間のランプ照射を行うようにする。ま
た、ここでは、ゲイト電極にアルミを用いているので、
Ti膜成膜後の熱アニールを450度としたが、ゲイト
電極に珪素を主成分としたものを用いた場合には、50
0℃以上の温度で行うことが好ましい。
5:2:2で混合したエッチング液でTi膜のエッチン
グする。この際、SiとTiとのシリサイド層28はエ
ッチングされないので、残存させることができる。さら
にレーザー光の照射によってアニールを行う。このアニ
ール工程は、200mJ/cm2 〜400mJ/cm2
で行う。
ソース/ドレイン領域の表面にSiとTiとのシリサイ
ドが形成される。さらにソース/ドレイン電極29、3
0を形成することにより、Nチャネル型TFTを完成す
る。(図1(D)
窒化チタンとした窒化チタン/アルミニウム2層膜で構
成することが好ましい。これは、ソース/ドレイン領域
表面がチタンシリサイドとなっているので、極めて良好
なコンタクトがとれるためである。
三角形状の酸化珪素22の存在によって、所謂自己整合
的にソース/ドレイン領域と電極とのコンタクト部を決
定することができ、しかもその位置をガラス基板11の
縮みに関係無く決めることができる。さらに、極力コン
タクト位置をチャネル形成領域に近づけることができ、
さらにそれに加えてソース/ドレイン領域のシート抵抗
がシリサイド層28の存在によって低減されているの
で、高特性を有するTFTを得ることができる。また、
ソース/ドレイン電極を設けるためのゲイト絶縁膜への
穴開け工程が不要となるので、この工程に起因する諸問
題を根本的に解決することができる。
ゲイト電極15の側面に陽極酸化工程によって形成され
たアルミニュームの酸化物(Al2 O3 )と酸化珪素
(SiO2 )22とが設けられているので、ゲイト電極
とソース/ドレイン電極との間の寄生容量を減少させる
ことができる。
示す。図2に示す符号において、図1に示す符号と同じ
ものは、実施例1において説明したものと作製方法は同
じである。まずガラス基板11上にスパッタ法によっ
て、酸化珪素膜を2000Åの厚さに成膜する。次に、
非晶質珪素膜13を1000Åの厚さにプラズマCVD
法によって成膜する。そして600度、24時間の熱ア
ニールによって非晶質珪素膜13を結晶化させ、結晶性
珪素膜とする。
に成膜し、実施例1と同様な工程を経て、その表面に2
000Å厚の酸化物層16が形成されたアルミニウムの
ゲイト電極15を形成する。そして、ゲイト電極以外の
場所のゲイト絶縁膜14をエッチングによって除去し
て、図2(A)のような状態を得る。この後、Pのイオ
ン注入を行ない、ソース/ドレイン領域17、19とチ
ャネル形成領域18とを自己整合的に形成する。なお、
このイオン注入工程は、ゲイト電極である酸化珪素膜1
4を除去する前に行ってもよい。そして、レーザー照射
またはランプ加熱または加熱によるアニールを行いソー
ス/ドレイン領域17、19を活性化させる。
にスパッタ法によって成膜し、RIE法によって実施例
1と同様な方法によりエッチングを行ない、21で示さ
れる部分に概略三角形状の酸化珪素22を残存させる。
する。そして450度の熱アニールを行い、実施例1で
説明したようにTi膜27を選択的にエッチングして除
去する。そしてさらにレーザー光の照射によるアニール
を行い、SiとTiとによるシリサイド層28を形成す
る。そして、ソース/ドレイン電極となるアルミ電極2
9と30を形成して、Nチャネル型TFTを完成する。
上の効果を得ることができる。即ち、25で示される概
略三角形状の酸化珪素22の幅を約3000Å(25で
示される)と狭くすることができるので、ソース/ドレ
イン領域17/19と電極29/30とのコンタクトの
容易さを実現するとともに、ソース/ドレイン領域1
7、19のコンタクク部をチャネル形成領域18に近づ
けることができ、高い特性を有するTFTを得ることが
できる。
珪素膜20の膜厚、酸化珪素膜20のエッチング条件、
ゲイト電極(酸化物層16も含む)15の高さ、によっ
て必要とする値に決めることができる。
程が不要となるので、この穴明け工程に従う問題を根本
的に解決することができる。
に示す。図3に示すTFTは、ソース/ドレイン電極の
形成を従来の方法と同様な方法で形成するものである
が、ソース/ドレイン領域表面90にシリサイド層が形
成されており、ソース/ドレイン領域86、88のシー
ト抵抗が低減されていることが特長である。
る酸化珪素膜を1000Åの厚さにスパッタ法によって
成膜する。次に非晶質珪素膜82をプラズマCVD法で
1000Åの厚さに成膜し、600度、48時間の加熱
により結晶化させる。次に素子間分離を行ない活性層を
形成する。
3を1000Åの厚さにスパッタ法で形成する。そし
て、ゲイト電極84を構成する珪素が1%添加されたア
ルミニウム膜を6000Åの厚さに成膜し、パターニン
グによりゲイト電極84を形成する。さらに陽極酸化工
程により、酸化物層85を2000Åの厚さに形成す
る。そして、Pをイオン注入することによって、86、
88をN型化し、チャネル形成領域87を自己整合的に
形成する。こうして、ソース/ドレイン領域86、8
8、さらにはチャネル形成領域87が形成される。
光の照射によるソース/ドレイン領域の活性化工程を行
なう。そして、露呈した酸化珪素膜83を除去し、Ti
膜89をスパッタ法で500Åの厚さに形成する。そし
て450度で熱アニールを加えることにより、SiとT
iとのシリサイド層90を形成する。その後Ti膜89
を実施例1で説明した選択性のあるエッチングによって
取り除く。さらにレーザー光によるアニールを加える。
て形成し、通常のパターニング工程によって、ソース/
ドレイン電極92、93の形成を行う。このような構成
を採った場合、ソース/ドレイン電極92、93とチャ
ネル形成領域87との距離94が離れていても、シリサ
イド層90の作用によってソース/ドレイン領域のシー
ト抵抗が低減されているので、ソース/ドレイン領域の
シート抵抗の影響を受けないTFTを得ることができ
る。また、94の距離をある程度の余裕をもってとるこ
とができるので、ソース/ドレイン電極形成の際の層間
絶縁物91に対する穴開け工程におけるマスク合わせに
余裕を持たすことができ、作製工程上も有意である。
クトホールの穴明けの際に、ゲイト電極への穴明けを行
おうとする場合、従来では、ゲイト電極上側の陽極酸化
層をエッチンしている間に、ソース/ドレイン領域上面
がエッチング液(バッファ弗酸)によって変成されてし
まう問題があったが、本実施例のように、ソース/ドレ
イン領域上面にシリサイド層が形成されている場合、シ
リサイド層はバッファ弗酸によってほとんど変成されな
いので、上記の問題を解決することができる。
Nチャネル型TFT(NTFT)とPチャネル型TFT
(PTFT)とを相補型に構成したC/TFT(コンプ
リメンタリー薄膜トランジスタ)設ける例である。
である酸化珪素膜を1000Åの厚さにスパッタ法によ
って成膜する。次に非晶質珪素膜をプラズマCVD法で
1000Åの厚さに成膜し、600度、48時間の加熱
により結晶化させる。次に素子間分離を行ない結晶化さ
れた活性層102と103を形成する。
04を1000Åの厚さにスパッタ法で形成する。そし
て、ゲイト電極105、107を構成する珪素が1%添
加されたアルミニウム膜を6000Åの厚さに成膜し、
パターニングによりゲイト電極105、107を形成す
る。さらに陽極酸化工程により、酸化物層106、10
8を2000Åの厚さに形成する。そして、一方の活性
層102にBをイオン注入することによって、ソース/
ドレイン領域となる109、111をP型化し、チャネ
ル形成領域110を自己整合的に形成する。さらに他の
一方の活性層103にPをイオン注入することによっ
て、ソース/ドレイン領域となる112、114をN型
化し、チャネル形成領域113を自己整合的に形成す
る。この工程において、イオン注入を必要としない領域
はレジストで覆えばよい。
光の照射によるソース/ドレイン領域の活性化工程を行
なう。そして、露呈した酸化珪素膜104を除去し、T
i膜を実施例1と同様な条件で成膜し、さらに熱アニー
ルを加えることにより、SiとTiとのシリサイド層1
16を形成する。その後Ti膜をエッチングによって取
り除き、さらにレーザー光によるアニールを加える。こ
うしてSiとTiとのシリサイド層116を形成する。
って形成し、通常のパターニング工程によって、Pチャ
ンネル型TFTのソース/ドレイン電極118、11
9、Nチャネル型TFTのソース/ドレイン電極12
0、121を形成する。このような構成を採った場合、
ソース/ドレイン電極120、121とチャネル形成領
域113との距離122が離れていても、シリサイド層
116の作用によってソース/ドレイン領域のシート抵
抗が低減されているので、ソース/ドレイン領域のシー
ト抵抗の影響を受けないTFTを得ることができる。ま
た、122の距離をある程度の余裕をもってとることが
できるので、ソース/ドレイン電極形成の際の層間絶縁
物117に対する穴開け工程におけるマスク合わせに余
裕をもたすことができ、作製工程上も有用である。さら
に、この穴開け工程において、ソース/ドレイン領域上
面がエッチングあるいは変成されることを防ぐことがで
きる。
極としてアルミニウムを用い、その周囲に陽極酸化によ
って形成した酸化物層を設ける構成を示した。しかしな
がら、珪素を主成分としたゲイトであっても、また金属
を主成分としたゲイト電極であっても、また半導体と金
属の積層で構成されるゲイト電極であってもよい。また
は半導体と金属のシリサイドであってもよい。例えばT
i電極、Cr電極、Ta電極、またはこれらと珪素との
積層やシリサイドの電極、さらにはSi−W、Si−M
o、Si−Alの積層またはシリサイドをゲイト電極と
して利用することができる。
設けることで、ソース/ドレイン領域へのコンタクト位
置を自動的に決めることができる。しかもソース/ドレ
イン領域のシート抵抗の高さをあまり問題としなくても
よい構造を得ることがきる。特に、 (1)マスク合わせの問題が無い。 (2)コンタクトホール形成の際の諸問題がない。 (3)自己整合的にコンタクト部とチャネル形成領域との
距離を設定することができる。 といった有用性を得ることができる。
サイド層を形成することで、ソース/ドレイン領域のシ
ート抵抗を低減することができ、TFTの特性、歩留
り、信頼性、生産性を向上させることができる。
Claims (5)
- 【請求項1】 ゲイト電極側面の絶縁層に密接して概略
三角形状の絶縁物が設けられ、 ソース/ドレイン領域表面には、シリサイド層が形成さ
れており、 前記絶縁物によって、ソース領域及びドレイン領域への
コンタクト位置が定まっていることを特徴とする半導体
装置。 - 【請求項2】 請求項1において、ゲイト電極はアルミ
ニウムを主成分としており、絶縁層はアルミニウムの酸
化物であることを特徴とする半導体装置。 - 【請求項3】 ゲイト電極側面に密接して概略三角形状
の絶縁物が設けられ、 該絶縁物によって、ソース領域及びドレイン領域へのコ
ンタクト位置は定まっており、 ソース/ドレイン領域表面にはシリサイド層が形成され
ていることを特徴とする半導体装置。 - 【請求項4】 ゲイト電極を覆って絶縁物を形成する工
程と、 異方性エッチングを行うことによって、前記絶縁物をエ
ッチングし、ゲイト電極側面に概略三角形状の絶縁物を
残存させるとともに、ソース領域、ドレイン領域を露呈
させる工程と、 露呈したソース/ドレイン領域表面にシリサイド層を形
成する工程と、 を有することを特徴とする半導体装置の作製方法。 - 【請求項5】 ソース/ドレイン領域とチャネル形成領
域が形成される半導体層上にゲイト絶縁膜を構成する絶
縁膜を形成する工程と、 前記絶縁膜上にゲイト電極を形成する工程と、 ソース/ドレイン領域となる半導体層を露呈する工程
と、 該工程によって露呈した半導体層表面にシリサイド層を
形成する工程と、 を有する半導体装置の作製方法。
Priority Applications (14)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17271193A JP3252990B2 (ja) | 1993-06-18 | 1993-06-18 | 半導体装置およびその作製方法 |
TW082108259A TW232751B (en) | 1992-10-09 | 1993-10-06 | Semiconductor device and method for forming the same |
KR1019930020969A KR0131061B1 (ko) | 1992-07-20 | 1993-10-09 | 반도체 장치 |
CN93114663A CN1041872C (zh) | 1992-10-09 | 1993-10-09 | 半导体器件及其制造方法 |
US08/886,139 US5962897A (en) | 1992-06-18 | 1997-06-30 | Semiconductor device and method for forming the same |
US09/122,092 US6624477B1 (en) | 1992-10-09 | 1998-07-24 | Semiconductor device and method for manufacturing the same |
US09/387,054 US6455875B2 (en) | 1992-10-09 | 1999-08-31 | Thin film transistor having enhanced field mobility |
JP2000077625A JP3472233B2 (ja) | 1992-10-09 | 2000-03-21 | 半導体装置の作製方法 |
JP2000077570A JP3472232B2 (ja) | 1992-10-09 | 2000-03-21 | 半導体装置の作製方法 |
US10/241,624 US6790749B2 (en) | 1992-10-09 | 2002-09-12 | Method of manufacturing a semiconductor device |
US10/938,500 US7109108B2 (en) | 1992-10-09 | 2004-09-13 | Method for manufacturing semiconductor device having metal silicide |
US11/522,376 US7602020B2 (en) | 1992-10-09 | 2006-09-18 | Semiconductor device and method for forming the same |
US12/369,578 US7723788B2 (en) | 1992-10-09 | 2009-02-11 | Semiconductor device and method for forming the same |
US12/604,879 US8017506B2 (en) | 1992-10-09 | 2009-10-23 | Semiconductor device and method for forming the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17271193A JP3252990B2 (ja) | 1993-06-18 | 1993-06-18 | 半導体装置およびその作製方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0778782A true JPH0778782A (ja) | 1995-03-20 |
JP3252990B2 JP3252990B2 (ja) | 2002-02-04 |
Family
ID=15946925
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17271193A Expired - Fee Related JP3252990B2 (ja) | 1992-06-18 | 1993-06-18 | 半導体装置およびその作製方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3252990B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002324810A (ja) * | 2001-03-02 | 2002-11-08 | Samsung Sdi Co Ltd | 薄膜トランジスタ及びその製造方法とこれを利用したアクティブマトリックス型表示素子及びその製造方法 |
JP2007013117A (ja) * | 2005-05-31 | 2007-01-18 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
JP2010157756A (ja) * | 2010-02-17 | 2010-07-15 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
US7993992B2 (en) | 1996-10-31 | 2011-08-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4342826B2 (ja) | 2003-04-23 | 2009-10-14 | 株式会社半導体エネルギー研究所 | 半導体素子の作製方法 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5799775A (en) * | 1980-12-12 | 1982-06-21 | Toshiba Corp | Manufacture of semiconductor device |
JPS5823479A (ja) * | 1981-08-05 | 1983-02-12 | Fujitsu Ltd | 半導体装置の製造方法 |
JPS63318779A (ja) * | 1987-06-22 | 1988-12-27 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
JPH03203322A (ja) * | 1989-12-29 | 1991-09-05 | Sony Corp | 半導体装置の製造方法 |
JPH04360580A (ja) * | 1991-06-07 | 1992-12-14 | Casio Comput Co Ltd | 電界効果型トランジスタおよびその製造方法 |
JPH05315355A (ja) * | 1992-05-12 | 1993-11-26 | Oki Electric Ind Co Ltd | Soi構造のmosfetとその製造方法 |
JPH05343426A (ja) * | 1992-06-11 | 1993-12-24 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果型半導体装置およびその製造方法 |
-
1993
- 1993-06-18 JP JP17271193A patent/JP3252990B2/ja not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5799775A (en) * | 1980-12-12 | 1982-06-21 | Toshiba Corp | Manufacture of semiconductor device |
JPS5823479A (ja) * | 1981-08-05 | 1983-02-12 | Fujitsu Ltd | 半導体装置の製造方法 |
JPS63318779A (ja) * | 1987-06-22 | 1988-12-27 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
JPH03203322A (ja) * | 1989-12-29 | 1991-09-05 | Sony Corp | 半導体装置の製造方法 |
JPH04360580A (ja) * | 1991-06-07 | 1992-12-14 | Casio Comput Co Ltd | 電界効果型トランジスタおよびその製造方法 |
JPH05315355A (ja) * | 1992-05-12 | 1993-11-26 | Oki Electric Ind Co Ltd | Soi構造のmosfetとその製造方法 |
JPH05343426A (ja) * | 1992-06-11 | 1993-12-24 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果型半導体装置およびその製造方法 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7993992B2 (en) | 1996-10-31 | 2011-08-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
JP2002324810A (ja) * | 2001-03-02 | 2002-11-08 | Samsung Sdi Co Ltd | 薄膜トランジスタ及びその製造方法とこれを利用したアクティブマトリックス型表示素子及びその製造方法 |
US7488982B2 (en) | 2001-03-02 | 2009-02-10 | Samsung Mobile Display Co., Ltd. | Thin film transistor and manufacturing method thereof, and active matrix display device and manufacturing method thereof |
JP2007013117A (ja) * | 2005-05-31 | 2007-01-18 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
JP2010157756A (ja) * | 2010-02-17 | 2010-07-15 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JP4628485B2 (ja) * | 2010-02-17 | 2011-02-09 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタの作製方法 |
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Publication number | Publication date |
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JP3252990B2 (ja) | 2002-02-04 |
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