JPH05304222A - 半導体素子収納用パッケージ - Google Patents

Abstract

(57)【要約】 【目的】 半導体素子収納用パッケージに関し、複数個
を接合して使用したときでも半導体素子の動作不良が起
こりにくくすること。 【構成】 半導体素子収納用パッケージ１は、金属基体
２と、金属基体２上に配置されかつ半導体素子２０を収
納するための収納部９を形成する金属枠体３と、金属枠
体３の切欠き部７と金属基体２とにより形成された開口
部８を封止する絶縁性の端子取り付け部材４とから主に
構成されている。端子取り付け部材４は、金属枠体３の
内外に延びる複数のメタライズストリップライン１４を
備えている。金属基体２の端部は、半導体素子収納用パ
ッケージ１同士を並べて接合するときに双方のメタライ
ズストリップライン１４間の電圧定在波比が５０ＧＨｚ
以下で１．３以下になるよう端子取り付け部材４の平板
部１０の端部と位置合わせされている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パッケージ、特に、半
導体素子収納用パッケージに関する。

【０００２】

【従来の技術】情報処理の高速化・大容量化に伴って、
情報処理に使用される半導体装置に関しても、より高い
周波数においてより大きな電力を扱い得るよう改良の努
力がなされている。例えば、能動半導体素子として、従
来のシリコンを素材とした半導体素子に代え、ガリウム
・砒素半導体を素材としたショットキーバリア型電界効
果トランジスタ等が開発され、高周波域において大電力
を扱えるように改良されつつある。

【０００３】そこで、このような高周波、大電力を扱う
半導体素子を収納するためのパッケージとして、熱伝導
性の良好な金属材料からなる板状体と、その板状体上に
配置されかつ半導体素子を収納し得る収納部を形成する
ための金属枠体と、板状体上に配置されかつ金属枠体の
内外に延びる複数の端子取り付け電極を有する絶縁性部
材とを備えたものが提供されている。

【０００４】なお、絶縁性部材に設けられた複数の端子
取り付け電極は、信号を伝播するためのストリップライ
ンである。この種の半導体素子収納用パッケージは、収
納部内の板状体上に半導体素子が固定される。そして、
半導体素子の端子は、ボンディングワイヤーにより端子
取り付け電極に接続される。このように半導体素子を収
納した収納部は、金属枠体上に装着される蓋体により気
密に封止される。

【０００５】

【発明が解決しようとする課題】前記従来の半導体素子
収納用パッケージは、パッケージ内部に収容する半導体
素子の信号増幅量が小さいため、信号を大きく増幅した
い場合には複数個のパッケージに半導体素子を個々に収
容し、これを複数個接合させることによって大きな増幅
量が得られるようにしている。この場合、各パッケージ
内に収容される半導体素子の接続は、半導体素子収納用
パッケージの板状体同士及び絶縁性部材同士を互いに密
着させ、端子取り付け電極間を金属リボンを用いて接続
する。

【０００６】ところが、前記半導体素子収納用パッケー
ジは、製造誤差により板状体と絶縁性部材との端面が位
置ずれしていることが多い。このような位置ずれは、半
導体素子収納用パッケージを接合する際に、板状体同士
間及び絶縁性部材同士間に隙間を形成することになる。
このような隙間は、金属リボンにより接続された端子取
り付け電極間の特性インピーダンスを変化させるので、
端子取り付け電極間のＶＳＷＲ（電圧定在波比）が大き
くなる原因となる。ＶＳＷＲが大きくなると、半導体素
子が誤動作したり出力低下を起こす場合がある。

【０００７】本発明の目的は、半導体素子収納用パッケ
ージに関し、複数個を接合したときでも半導体素子の動
作不良が起こりにくくすることにある。

【０００８】

【課題を解決するための手段】本発明の半導体素子収納
用パッケージは、半導体素子を気密に封止し得るもので
ある。この半導体素子収納用パッケージは、金属製の板
状体と、板状体上に配置されかつ半導体素子を収納する
ための収納部を形成する金属枠体と、板状体上に配置さ
れかつ金属枠体の内外に延びる複数の端子取り付け電極
を有する絶縁性部材とを備えている。板状体の端部は、
半導体素子収納用パッケージ同士を並べて接合するとき
に端子取り付け電極間の電圧定在波比が５０ＧＨｚ以下
で１．３以下になるよう絶縁性部材の端部と位置合わせ
されている。

【０００９】

【作用】本発明の半導体素子収納用パッケージは、複数
個を並べて接合するときに、板状体及び絶縁性部材がそ
れぞれ接合の相手側となる半導体素子収納用パッケージ
の板状体及び絶縁性部材に当接され、双方の端子取り付
け電極間が接続される。ここで、当接された板状体間又
は絶縁性部材間には、半導体素子収納用パッケージの製
造誤差によりわずかな隙間が発生する。しかし、この隙
間は、板状体の端部と絶縁性部材の端部とが位置合わせ
されている結果、接合された半導体素子収納用パッケー
ジの端子取り付け電極間の電圧定在波比が５０ＧＨｚ以
下で１．３以下になるよう規制されているため、半導体
素子の動作不良の原因にはなりにくい。

【００１０】

【実施例】図１及び図２を参照して、本発明の一実施例
に係る半導体素子収納用パッケージ１を示す。図におい
て、半導体素子収納用パッケージ１は、矩形平板状の金
属基体２と、金属基体２上に取り付けられた金属枠体３
と、金属基体２上に配置されかつ金属枠体３に固定され
た端子取り付け部材４，４と、金属枠体３上面に固定さ
れ得る蓋体５とから主に構成されている。

【００１１】金属基体２は、例えば銅−タングステン合
金等の熱伝導性が良好な材料からなり、半導体素子の接
地電極及び放熱板として作用するものである。金属基体
２の長手方向両端部において、幅方向の中央部には、貫
通孔６，６が設けられている。この貫通孔６は、金属基
体２をボルト締めにより外部電気回路基板や放熱装置に
固定するためのものである。

【００１２】金属枠体３は、コバール等の金属材料から
なる平面形状が矩形の部材であり、銀ロウ等のロウ材を
用いて金属基体２の上面中央部に固定されている。金属
枠体３の長手方向に延びる両側壁部は、切欠き７，７を
有している。この切欠き７，７は、金属基体２とともに
開口部８，８を形成している。このような金属枠体３
は、金属基体２上に固定されることにより、内部に半導
体素子を収納するための収納部９を形成している。

【００１３】端子取り付け部材４は、セラミックス等か
らなる絶縁性部材であり、金属基体２と金属枠体３とに
より構成された開口部８に固定されている。端子取り付
け部材４は、矩形状の平板部１０と、平板部１０の幅方
向中央部上面に固定されかつ長手方向に延びる立壁部１
１とから主に構成されており、両者は一体化している。
平板部１０は、底面全体にメタライズ層１２を有してい
る。そして、この平板部１０は、開口部８において、メ
タライズ層１２により金属基体２上にロウ材１３を用い
て固定されている。ここで、平板部１０は、端部が金属
基体２の端部から距離Ｘ内側に位置するよう位置合わせ
されている。距離Ｘは、通常１５０μｍ以下に設定され
ている。

【００１４】また、平板部１０の上面には、平板部１０
の幅方向に伸びかつ立壁部１１を貫通する複数のメタラ
イズストリップライン１４が設けられている。立壁部１
１は、外周面にメタライズ層１５を有しており、このメ
タライズ層１５により銀ロウ等のロウ材１６を用いて切
欠き７の内周面に密着固定されている。これにより、開
口部８は封止されている。

【００１５】なお、このような端子取り付け部材４に設
けられたメタライズ層１２，１５及びメタライズストリ
ップライン１４は、タングステン、モリブデン、マンガ
ン等の高融点金属製である。蓋体５は、金属枠体３の平
面形状に対応した矩形の板状部材である。この蓋体５
は、シーム溶接やロウ付け等の手段により金属枠体３上
に固定可能であり、収納部９を気密に封止し得る。

【００１６】次に、図４を参照して、前記半導体素子収
納用パッケージ１の製造方法について説明する。まず、
金属基体２、金属枠体３、端子取り付け部材４及び蓋体
５を用意する。そして、金属基体２上の所定位置に端子
取り付け部材４，４と金属枠体３をろう付けする。この
際、端子取り付け部材４，４は、上述の距離Ｘが実現す
るよう金属基体２と位置合わせする。また、金属枠体３
は、切欠き７の内周面に端子取り付け部材４の立壁部１
１が密着するよう固定する。

【００１７】蓋体５は、後述するように収納部９内に高
周波半導体素子を配置してから装着する。なお、端子取
り付け部材４は、次のように製造できる。まず、平板部
１０用の未焼成セラミック基板（グリーンシート）を用
意する。このグリーンシートは、例えばアルミナセラミ
ックスからなる場合、アルミナ、シリカ、カルシア、マ
グネシア等の原料粉末にバインダー及び有機溶媒を添加
混合して泥漿状とし、これに公知のドクターブレード法
を採用することによって得られる。そして、このグリー
ンシート上に、上述の高融点金属材料を含む導電性ペー
ストによりメタライズストリップライン１４を形成する
ための導電性ペーストを配置する。また、その裏面全体
にメタライズ層１２を形成するための導電性ペーストを
配置する。

【００１８】次に、平板部１０上に立壁部１１を形成す
るためのセラミックグリーンシートを配置する。そし
て、このセラミックグリーンシートにロウ付け用のメタ
ライズ層１５を形成するための導電性ペーストを配置す
る。この後、これらのセラミックグリーンシートを還元
雰囲気中で約１６００℃の温度で焼成することによって
焼結一体化させると、端子取り付け部材４が得られる。

【００１９】次に、半導体素子収納用パッケージ１の使
用方法について説明する。電界効果トランジスタ等の高
周波半導体素子２０は、図２に示すように、金属枠体３
により形成された収納部９内において、ロウ材を用いて
金属基体２上に固定する。そして、半導体素子２０の各
端子を端子取り付け部材４に形成されたメタライズスト
リップライン１４にボンディングワイヤー２１を用いて
接続する。その後、金属枠体３上に蓋体５を配置してろ
う付け又はシーム溶接等の溶接法により接合すると、半
導体装置３０（図２）が完成する。

【００２０】このような半導体装置３０は、半導体素子
２０の放熱性や高周波特性を向上させるため、図５に示
すように、複数個を金属基体２の幅方向に並べて接合し
て使用する場合がある。この場合、半導体装置３０間の
メタライズストリップライン１４，１４同士は、金属リ
ボン３１を用いて接続する。このように、半導体装置３
０を並べて接合する場合、半導体素子収納用パッケージ
１の金属基体２の端部と端子取り付け部材４の端部とが
上述のように位置合わせされているため、半導体装置３
０，３０の接合部には、図６に示すように、端子取り付
け部材４の平板部１０間に隙間３２が形成される。この
隙間３２の幅Ｗは、各半導体素子収納用パッケージ１に
ついての距離Ｘが１５０μｍ以下に設定されているた
め、３００μｍ以下に規制される。このため、金属リボ
ン３１により接続された半導体装置３０，３０間のメタ
ライズストリップライン１４，１４同士は、インピーダ
ンスの不整合を起こしにくく、ＶＳＷＲが５０ＧＨｚ以
下で１．３以下に規制される。したがって、各半導体装
置３０内に収納された半導体素子２０は、誤動作や出力
低下等の動作不良を起こしにくい。

【００２１】〔他の実施例〕前記実施例では、金属基体
２の端部が端子取り付け部材４の平板部１０の端部より
も突出するよう金属基体２と端子取り付け部材４とを位
置合わせしたが、図７に示すように、平板部１０の端部
が金属基体２の端部よりも突出するよう金属基体２と端
子取り付け部材４とを位置合わせした場合も本発明を同
様に実施できる。但し、端子取り付け部材４の突出量Ｙ
は、５０μｍ以下に設定する必要がある。

【００２２】このような本実施例によれば、複数個の半
導体装置３０を連結した場合、金属基体２間に隙間３３
が生じることになるが、この隙間３３の幅Ｚは１００μ
ｍ以下に規制される。このため、金属リボン３１により
接続された半導体装置３０，３０間のメタライズストリ
ップライン１４，１４同士は、インピーダンスの不整合
を起こしにくく、ＶＳＷＲが５０ＧＨｚ以下で１．３以
下に規制される。したがって、各半導体素子３０内に収
納された半導体素子２０は、誤動作や出力低下等の動作
不良を起こしにくい。

【００２３】

【発明の効果】本発明の半導体素子収納用パッケージ
は、半導体素子収納用パッケージ同士を並べて接合する
ときに双方の端子取り付け電極間の電圧定在波比が５０
ＧＨｚ以下で１．３以下になるよう板状体の端部と絶縁
性部材の端部とが位置合わせされているため、複数個接
合したときでも、半導体素子が動作不良を起こしにく
い。

【図面の簡単な説明】

【図１】本発明の一実施例の斜視図。

【図２】前記実施例が採用された半導体装置の縦断面
図。

【図３】図２のIII 部分の拡大図。

【図４】前記実施例の製造工程を示す斜視図。

【図５】前記半導体装置同士の接合状態を示す平面図。

【図６】図５のIV−IV断面部分図。

【図７】他の実施例の図３に相当する図。

【図８】他の実施例の図６に相当する図。

【符号の説明】

１ 半導体素子収納用パッケージ ２ 金属基体 ３ 金属枠体 ４ 端子取り付け部材 ９ 収納部 １４ メタライズストリップライン ２０ 半導体素子

Claims (1)

【特許請求の範囲】
1. 【請求項１】半導体素子を気密に封止し得る半導体素子
   収納用パッケージであって、 金属製の板状体と、 前記板状体上に配置されかつ前記半導体素子を収納する
   ための収納部を形成する金属枠体と、 前記板状体上に配置されかつ前記金属枠体の内外に延び
   る複数の端子取り付け電極を有する絶縁性部材とを備
   え、 前記板状体の端部は、半導体素子収納用パッケージ同士
   を並べて接合するときに前記端子取付電極間の電圧定在
   波比が５０ＧＨｚ以下で１．３以下になるよう前記絶縁
   性部材の端部と位置合わせされている、 半導体素子収納用パッケージ。