JP2799262B2 - 半導体素子収納用パッケージの接合構造 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体素子収納用パッ
ケージの接合構造に関し、特に、高周波、大電力を扱う
半導体素子において動作不良が起こりにくい半導体素子
収納用パッケージの接合構造に関する。

【０００２】

【従来の技術】情報処理の高速化・大容量化に伴って、
情報処理に使用される半導体装置に関しても、より高い
周波数においてより大きな電力を扱い得るよう改良の努
力がなされている。例えば、能動半導体素子として、従
来のシリコンを素材とした半導体素子に代え、ガリウム
・砒素半導体を素材としたショットキーバリア型電界効
果トランジスタ等が開発され、高周波域において大電力
を扱えるように改良されつつある。

【０００３】そこで、このような高周波、大電力を扱う
半導体素子を収納するためのパッケージとして、熱伝導
性の良好な金属材料からなる板状体と、その板状体上に
配置されかつ半導体素子を収納し得る収納部を形成する
ための金属枠体と、板状体上に配置されかつ金属枠体の
内外に延びる複数の端子取り付け電極を有する絶縁性部
材とを備えたものが提供されている。

【０００４】なお、絶縁性部材に設けられた複数の端子
取り付け電極は、信号を伝播するためのストリップライ
ンである。この種の半導体素子収納用パッケージは、収
納部内の板状体上に半導体素子が固定される。そして、
半導体素子の端子は、ボンディングワイヤーにより端子
取り付け電極に接続される。このように半導体素子を収
納した収納部は、金属枠体上に装着される蓋体により気
密に封止される。

【０００５】

【発明が解決しようとする課題】前記従来の半導体素子
収納用パッケージは、パッケージ内部に収容する半導体
素子の信号増幅量が小さいため、信号を大きく増幅した
い場合には複数個のパッケージに半導体素子を個々に収
容し、これを複数個接合させることによって大きな増幅
量が得られるようにしている。この場合、各パッケージ
内に収容される半導体素子の接続は、半導体素子収納用
パッケージの板状体同士及び絶縁性部材同士を互いに密
着させ、端子取り付け電極間を金属リボンを用いて接続
する。

【０００６】ところが、前記半導体素子収納用パッケー
ジは、製造誤差により板状体と絶縁性部材との端面が位
置ずれしていることが多い。このような位置ずれは、半
導体素子収納用パッケージを接合する際に、板状体同士
間及び絶縁性部材同士間に隙間を形成することになる。
このような隙間は、金属リボンにより接続された端子取
り付け電極間の特性インピーダンスを変化させるので、
端子取り付け電極間のＶＳＷＲ（電圧定在波比）が大き
くなる原因となる。ＶＳＷＲが大きくなると、半導体素
子が誤動作したり出力低下を起こす場合がある。

【０００７】本発明の目的は、半導体素子収納用パッケ
ージの接合構造に関し、複数個を接合したときでも半導
体素子の動作不良が起こりにくくした接合構造を提供す
ることにある。

【０００８】

【課題を解決するための手段】本発明の半導体素子収納
用パッケージの接合構造に係る半導体素子収納用パッケ
ージは、半導体素子を気密に封止し得るものである。こ
の半導体素子収納用パッケージは、金属製の板状体と、
板状体上に配置されかつ半導体素子を収納するための収
納部を形成するとともに、その側壁部に板状体との間に
開口部を有する金属枠体と、板状体上に配置され、底面
に金属層を有する絶縁性の平板部と、この平板部上に形
成された端子取り付け電極と、平板部上に端子取り付け
電極の一部を挟持して固定されかつ外周面に金属層を有
する絶縁性の立壁部とから成り、立壁部と平板部とによ
り金属枠体の開口部を封止して端子取り付け電極を金属
枠体の内外に延在させる端子取り付け部材とを備えてい
る。そして、本発明の半導体素子収納用パッケージの接
合構造は、この半導体素子収納用パッケージ同士を並べ
て、端子取り付け電極間の電圧定在波比が５０ＧＨｚ以
下で１．３以下になるよう、板状体の端部に対して端子
取り付け部材の平板部の端部を１５０μｍ以下内側から
５０μｍ以下外側の範囲内に位置させて接合したことを
特徴とするものである。

【０００９】

【作用】本発明の半導体素子収納用パッケージの接合構
造では、複数個を並べて接合するときに、板状体及び端
子取り付け部材がそれぞれ接合の相手側となる半導体素
子収納用パッケージの板状体及び端子取り付け部材に当
接され、双方の端子取り付け電極間が接続される。ここ
で、当接された板状体間又は端子取り付け部材間には、
半導体素子収納用パッケージの製造誤差によりわずかな
隙間が発生する。しかし、この隙間は、板状体の端部と
端子取り付け部材の平板部の端部とが位置合わせされて
いる結果、接合された半導体素子収納用パッケージの端
子取り付け電極間の電圧定在波比が５０ＧＨｚ以下で
１．３以下になるよう規制されているため、半導体素子
の動作不良の原因にはなりにくい。

【００１０】

【実施例】図１及び図２を参照して、本発明の一実施例
に係る半導体素子収納用パッケージ１を示す。図におい
て、半導体素子収納用パッケージ１は、矩形平板状の金
属基体２と、金属基体２上に取り付けられた金属枠体３
と、金属基体２上に配置されかつ金属枠体３に固定され
た端子取り付け部材４，４と、金属枠体３上面に固定さ
れ得る蓋体５とから主に構成されている。

【００１１】金属基体２は、例えば銅−タングステン合
金等の熱伝導性が良好な材料からなる金属製の板状体で
あり、半導体素子の接地電極及び放熱板として作用する
ものである。金属基体２の長手方向両端部において、幅
方向の中央部には、貫通孔６，６が設けられている。こ
の貫通孔６は、金属基体２をボルト締めにより外部電気
回路基板や放熱装置に固定するためのものである。

【００１２】金属枠体３は、コバール等の金属材料から
なる平面形状が矩形の部材であり、銀ロウ等のロウ材を
用いて金属基体２の上面中央部に固定されている。金属
枠体３の長手方向に延びる両側壁部は、切欠き７，７を
有している。この切欠き７，７は、金属基体２とともに
開口部８，８を形成している。このような金属枠体３
は、金属基体２上に固定されることにより、内部に半導
体素子を収納するための収納部９を形成している。

【００１３】端子取り付け部材４は、セラミックス等か
らなる絶縁性部材であり、金属基体２と金属枠体３とに
より構成された開口部８に固定されている。端子取り付
け部材４は、矩形状の平板部１０と、平板部１０の幅方
向中央部上面に固定されかつ長手方向に延びる立壁部１
１とから主に構成されており、両者は一体化している。
平板部１０は、底面全体に金属層であるメタライズ層１
２を有している。そして、この平板部１０は、開口部８
において、メタライズ層１２により金属基体２上にロウ
材１３を用いて固定されている。ここで、平板部１０
は、図３に示すように、端部が金属基体２の端部から距
離Ｘ内側に位置するように位置合わせされている。距離
Ｘは、通常１５０μｍ以下に設定されている。

【００１４】また、平板部１０の上面には、平板部１０
の幅方向に延びかつ立壁部１１を貫通する複数のメタラ
イズストリップライン１４が線路状の端子取り付け電極
として設けられている。立壁部１１は、外周面に金属層
であるメタライズ層１５を有しており、このメタライズ
層１５により銀ロウ等のロウ材１６を用いて切欠き７の
内周面に密着固定されている。これにより、開口部８は
封止されている。

【００１５】なお、このような端子取り付け部材４に設
けられたメタライズ層１２，１５及びメタライズストリ
ップライン１４は、タングステン、モリブデン、マンガ
ン等の高融点金属製である。蓋体５は、金属枠体３の平
面形状に対応した矩形の板状部材である。この蓋体５
は、シーム溶接やロウ付け等の手段により金属枠体３上
に固定可能であり、収納部９を気密に封止し得る。

【００１６】次に、図４を参照して、前記半導体素子収
納用パッケージ１の製造方法について説明する。まず、
金属基体２、金属枠体３、端子取り付け部材４及び蓋体
５を用意する。そして、金属基体２上の所定位置に端子
取り付け部材４，４と金属枠体３をろう付けする。この
際、端子取り付け部材４，４は、上述の距離Ｘが実現す
るよう金属基体２と位置合わせする。また、金属枠体３
は、切欠き７の内周面に端子取り付け部材４の立壁部１
１が密着するよう固定する。

【００１７】蓋体５は、後述するように収納部９内に高
周波半導体素子を配置してから装着する。なお、端子取
り付け部材４は、次のように製造できる。まず、平板部
１０用の未焼成セラミック基板（グリーンシート）を用
意する。このグリーンシートは、例えばアルミナセラミ
ックスからなる場合、アルミナ、シリカ、カルシア、マ
グネシア等の原料粉末にバインダー及び有機溶媒を添加
混合して泥漿状とし、これに公知のドクターブレード法
を採用することによって得られる。そして、このグリー
ンシート上に、上述の高融点金属材料を含む導電性ペー
ストによりメタライズストリップライン１４を形成する
ための導電性ペーストを配置する。また、その裏面全体
にメタライズ層１２を形成するための導電性ペーストを
配置する。

【００１８】次に、平板部１０上に立壁部１１を形成す
るためのセラミックグリーンシートを配置する。そし
て、このセラミックグリーンシートにロウ付け用のメタ
ライズ層１５を形成するための導電性ペーストを配置す
る。この後、これらのセラミックグリーンシートを還元
雰囲気中で約１６００℃の温度で焼成することによって
焼結一体化させると、端子取り付け部材４が得られる。

【００１９】次に、半導体素子収納用パッケージ１の使
用方法について説明する。電界効果トランジスタ等の高
周波半導体素子２０は、図２に示すように、金属枠体３
により形成された収納部９内において、ロウ材を用いて
金属基体２上に固定する。そして、半導体素子２０の各
端子を端子取り付け部材４に形成されたメタライズスト
リップライン１４にボンディングワイヤー２１を用いて
接続する。その後、金属枠体３上に蓋体５を配置してろ
う付け又はシーム溶接等の溶接法により接合すると、半
導体装置３０（図２）が完成する。

【００２０】このような半導体装置３０は、半導体素子
２０の放熱性や高周波特性を向上させるため、図５に示
すように、複数個を金属基体２の幅方向に並べて接合し
て使用する場合がある。この場合、半導体装置３０間の
メタライズストリップライン１４，１４同士は、金属リ
ボン３１を用いて接続する。このように、半導体装置３
０を並べて接合する場合、半導体素子収納用パッケージ
１の金属基体２の端部と端子取り付け部材４の端部とが
上述のように位置合わせされているため、半導体装置３
０，３０の接合部には、端子取り付け部材４の平板部１
０間に隙間が形成されることとなる。この接合部の断面
の一部を図６に示す。すなわち、図６に示すように、端
子取り付け部４の平板部１０間には、その幅がＷである
ような隙間３２が形成されることとなる。各半導体素子
収納用パッケージ１について、その端部における拡大断
面を示す図３に記載した、端子取り付け部材４の平板部
１０の端部と金属基体２の端部との距離Ｘが、１５０μ
ｍ以下に設定されている。したがって、図６に示した接
合部における隙間３２の幅Ｗは、３００μｍ以下に規制
されることとなる。このため、図５に示した金属リボン
３１により接続された半導体装置３０，３０間のメタラ
イズストリップライン１４，１４同士は、インピーダン
スの不整合を起こしにくく、ＶＳＷＲが５０ＧＨｚ以下
で１．３以下に規制される。したがって、各半導体装置
３０内に収納された図２に示した半導体素子２０は、誤
動作や出力低下等の動作不良を起こしにくい。

【００２１】〔他の実施例〕前記実施例では、金属基体
２の端部が端子取り付け部材４の平板部１０の端部より
も突出するよう金属基体２と端子取り付け部材４とを位
置合わせしたが、図７に示すように、平板部１０の端部
が金属基体２の端部よりも突出するよう金属基体２と端
子取り付け部材４とを位置合わせした場合も本発明を同
様に実施できる。但し、端子取り付け部材４の突出量Ｙ
は、５０μｍ以下に設定する必要がある。

【００２２】このような本実施例によれば、複数個の半
導体装置３０を連結した場合、図８に示すように、金属
基体２間に隙間３３が生じることになるが、この隙間３
３の幅Ｚは１００μｍ以下に規制される。このため、金
属リボン３１により接続された半導体装置３０，３０間
のメタライズストリップライン１４，１４同士は、イン
ピーダンスの不整合を起こしにくく、ＶＳＷＲが５０Ｇ
Ｈｚ以下で１．３以下に規制される。したがって、各半
導体素子３０内に収納された半導体素子は、誤動作や出
力低下等の動作不良を起こしにくい。

【００２３】

【発明の効果】 本発明の半導体素子収納用パッケージ
の接合構造は、半導体素子パッケージ同士を並べて接合
するときに双方の端子取り付け電極間の電圧定在波比が
５０ＧＨｚ以下で１．３以下になるよう板状体の端部と
端子取り付け部材の平板部の端部とが所定の関係に位置
合わせされているため、半導体素子収納用パッケージ同
士を複数個接合したときでも、半導体素子が誤動作や出
力低下といった動作不良を起こしにくい。

【図面の簡単な説明】

【図１】本発明に係る半導体素子収納用パッケージの接
合構造が採用される半導体素子収納用パッケージの一実
施例の斜視図。

【図２】前記実施例が採用された半導体装置の縦断面
図。

【図３】図２のIII部分断面図。

【図４】前記実施例の製造工程を示す斜視図。

【図５】前記半導体装置同士の接合状態を示す平面図。

【図６】図５のIV-IV断面部分図。

【図７】他の実施例の図３に相当する図。

【図８】他の実施例の図６に相当する図。

【符号の説明】

１ 半導体素子収納用パッケージ ２ 金属基体（金属製の板状体） ３ 金属枠体 ４ 端子取り付け部材 ８ 開口部 ９ 収納部 １０ 平板部 １１ 立壁部 １２ メタライズ層（金属層） １４ メタライズストリップライン（端子取り付け電
極） １５ メタライズ層（金属層） ２０ 半導体素子

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 23/00 - 23/10 H01P 1/30 H01P 3/08

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】半導体素子を気密に封止し得る半導体素子
   収納用パッケージを複数個並べて接合する半導体素子収
   納用パッケージの接合構造であって、前記半導体素子収納用パッケージは、 金属製の板状体
   と、 該板状体上に配置されかつ前記半導体素子を収納するた
   めの収納部を形成するとともに、その側壁部に前記板状
   体との間に開口部を有する金属枠体と、底面に金属層を有する絶縁性の平板部と、該平板部上に
   形成された端子取り付け電極と、前記平板部上に前記端
   子取り付け電極の一部を挟持して固定されかつ外周面に
   金属層を有する絶縁性の立壁部とから成り、該立壁部と
   前記平板部とにより前記開口部を封止して前記端子取り
   付け電極を前記金属枠体の内外に延在させる端子取り付
   け部材とを備え、 前記半導体素子収納用パッケージ同士を並べて、 前記端
   子取り付け電極間の電圧定在波比が５０ＧＨｚ以下で
   １．３以下になるよう、前記板状体の端部に対して前記
   端子取り付け部材の前記平板部の端部を１５０μｍ以下
   内側から５０μｍ以下外側の範囲内に位置させて接合し
   たことを特徴とする半導体素子収納用パッケージの接合
   構造。