JPH05291910A - クロック選択回路 - Google Patents
クロック選択回路Info
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- JPH05291910A JPH05291910A JP11668492A JP11668492A JPH05291910A JP H05291910 A JPH05291910 A JP H05291910A JP 11668492 A JP11668492 A JP 11668492A JP 11668492 A JP11668492 A JP 11668492A JP H05291910 A JPH05291910 A JP H05291910A
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Abstract
(57)【要約】
【目的】 ２つのクロック入力信号から、いずれか１つ
のクロック信号を選択するクロック選択回路において、
選択信号が変化した時点で、２つのクロック入力信号が
どのような状態でも、クロック入力信号に同期したクロ
ック信号を出力させる。 【構成】 第１のクロック入力信号Ａと選択信号Ｓの反
転信号を入力するＮＡＮＤ素子11，12で構成した第１の
Ｒ−Ｓラッチ回路と、選択信号Ｓと第２のクロック入力
信号Ｂを入力するＮＡＮＤ素子13，14で構成した第２の
Ｒ−Ｓラッチ回路と、第１のＲ−Ｓラッチ回路の反転出
力ａと第１のクロック入力信号Ａを入力とするＡＮＤ素
子18と、第２のＲ−Ｓラッチ回路の反転出力ｂと第２の
クロック入力信号Ｂを入力とするＡＮＤ素子19と、ＡＮ
Ｄ素子18，19の出力を入力とするＯＲ素子20とでクロッ
ク選択回路を構成する。
のクロック信号を選択するクロック選択回路において、
選択信号が変化した時点で、２つのクロック入力信号が
どのような状態でも、クロック入力信号に同期したクロ
ック信号を出力させる。 【構成】 第１のクロック入力信号Ａと選択信号Ｓの反
転信号を入力するＮＡＮＤ素子11，12で構成した第１の
Ｒ−Ｓラッチ回路と、選択信号Ｓと第２のクロック入力
信号Ｂを入力するＮＡＮＤ素子13，14で構成した第２の
Ｒ−Ｓラッチ回路と、第１のＲ−Ｓラッチ回路の反転出
力ａと第１のクロック入力信号Ａを入力とするＡＮＤ素
子18と、第２のＲ−Ｓラッチ回路の反転出力ｂと第２の
クロック入力信号Ｂを入力とするＡＮＤ素子19と、ＡＮ
Ｄ素子18，19の出力を入力とするＯＲ素子20とでクロッ
ク選択回路を構成する。
Description
【０００１】
【産業上の利用分野】この発明は、１つの選択信号によ
り、２つのクロック信号から１つのクロック信号を選択
するクロック選択回路に関し、特に集積回路内に形成さ
れたカウンタの動作テストにおいてテストを効率化する
ためのテスト回路等に用いられるクロック選択回路に関
するものである。
り、２つのクロック信号から１つのクロック信号を選択
するクロック選択回路に関し、特に集積回路内に形成さ
れたカウンタの動作テストにおいてテストを効率化する
ためのテスト回路等に用いられるクロック選択回路に関
するものである。
【０００２】
【従来の技術】一般に、ｎ段のカウンタの動作テストを
行うためには、カウンタの入力クロックＣＫ１に、２n
個のパルスを印加し、カウンタ出力Ｑ1 〜Ｑn の信号の
変化を観測しなければならない。このような動作テスト
は極めて煩雑であるので、図５に示すようなテストを効
率化するための回路が用いられている。図５に示す回路
は、ｎ段のリップルカウンタのテストを効率化するため
の回路で、ｎ段のカウンタを、（ｎ−ｋ）段のカウンタ
101 とｋ段のカウンタ102 に分離し、ＮＯＴ素子と２つ
の２入力ＡＮＤ素子とＯＲ素子とからなるセレクト回路
103 により、後段のｋ段のカウンタ102 に外部よりテス
トクロックＢを入力できるようにして、カウンタチェッ
クのためのクロック入力数を低減させるもので、この構
成例では、せいぜい（２(n-k) ＋２k ）のクロック数で
テストができるようになっている。
行うためには、カウンタの入力クロックＣＫ１に、２n
個のパルスを印加し、カウンタ出力Ｑ1 〜Ｑn の信号の
変化を観測しなければならない。このような動作テスト
は極めて煩雑であるので、図５に示すようなテストを効
率化するための回路が用いられている。図５に示す回路
は、ｎ段のリップルカウンタのテストを効率化するため
の回路で、ｎ段のカウンタを、（ｎ−ｋ）段のカウンタ
101 とｋ段のカウンタ102 に分離し、ＮＯＴ素子と２つ
の２入力ＡＮＤ素子とＯＲ素子とからなるセレクト回路
103 により、後段のｋ段のカウンタ102 に外部よりテス
トクロックＢを入力できるようにして、カウンタチェッ
クのためのクロック入力数を低減させるもので、この構
成例では、せいぜい（２(n-k) ＋２k ）のクロック数で
テストができるようになっている。
【０００３】
【発明が解決しようとする課題】ところで、このような
テスト回路用のクロック選択回路では、（ｎ−ｋ）段の
カウンタ101 からｋ段のカウンタ102 へ接続するクロッ
ク信号をＡ、テストのための外部入力クロック信号を
Ｂ、クロック選択信号をＳ、ｋ段のカウンタ102 へクロ
ック信号を出力するセレクト回路103 の出力信号をＯＵ
Ｔとした場合、図６に示すように、クロック選択信号Ｓ
の変化する時間により、ａ〜ｄで示すケースのように、
セレクト回路103 の出力信号ＯＵＴが変化する。
テスト回路用のクロック選択回路では、（ｎ−ｋ）段の
カウンタ101 からｋ段のカウンタ102 へ接続するクロッ
ク信号をＡ、テストのための外部入力クロック信号を
Ｂ、クロック選択信号をＳ、ｋ段のカウンタ102 へクロ
ック信号を出力するセレクト回路103 の出力信号をＯＵ
Ｔとした場合、図６に示すように、クロック選択信号Ｓ
の変化する時間により、ａ〜ｄで示すケースのように、
セレクト回路103 の出力信号ＯＵＴが変化する。
【０００４】すなわち、クロック選択信号Ｓが図６のケ
ースａのようにクロック信号Ａ，Ｂがいずれも“Ｌ”レ
ベルのときに変化した場合は、ｋ段のカウンタ102 へ印
加するクロックがセレクト回路103 より出力され、セレ
クト回路103 の出力信号ＯＵＴは、（ｎ−ｋ）段のカウ
ンタ101 からのクロック信号Ａ及び外部入力クロック信
号Ｂのエッジに合致して変化する。しかし、ケースｂの
ように選択信号Ｓが変化した場合、セレクト回路103 に
含まれるＮＯＴ素子の遅延により、選択信号Ｓが“Ｈ”
から“Ｌ”レベルへ変化した場合、出力信号ＯＵＴには
図示のようにスパイク状の信号が発生し、ｋ段のカウン
タ102 が誤動作してしまう。
ースａのようにクロック信号Ａ，Ｂがいずれも“Ｌ”レ
ベルのときに変化した場合は、ｋ段のカウンタ102 へ印
加するクロックがセレクト回路103 より出力され、セレ
クト回路103 の出力信号ＯＵＴは、（ｎ−ｋ）段のカウ
ンタ101 からのクロック信号Ａ及び外部入力クロック信
号Ｂのエッジに合致して変化する。しかし、ケースｂの
ように選択信号Ｓが変化した場合、セレクト回路103 に
含まれるＮＯＴ素子の遅延により、選択信号Ｓが“Ｈ”
から“Ｌ”レベルへ変化した場合、出力信号ＯＵＴには
図示のようにスパイク状の信号が発生し、ｋ段のカウン
タ102 が誤動作してしまう。
【０００５】また図６において、ケースｃ，ｄのように
選択信号Ｓが変化した場合は、クロック信号Ａ，Ｂの状
態により、選択信号Ｓが変化した時点で出力信号ＯＵＴ
が変化し、入力クロック信号Ａ，Ｂのエッジに合致しな
い信号がｋ段のカウンタ102に印加され、カウント値が
１個増える。したがってテスト時には、入力クロック信
号Ａ，Ｂの状態を考えながら動作パターンを観測しなけ
ればならないということが必要である。更に、選択信号
Ｓの変化のタイミングによっては、選択信号Ｓの変化時
に発生するパルス幅が、図６において点線で示したよう
に短くなり、ｋ段のカウンタ102 が誤動作することもあ
り得るという欠点がある。
選択信号Ｓが変化した場合は、クロック信号Ａ，Ｂの状
態により、選択信号Ｓが変化した時点で出力信号ＯＵＴ
が変化し、入力クロック信号Ａ，Ｂのエッジに合致しな
い信号がｋ段のカウンタ102に印加され、カウント値が
１個増える。したがってテスト時には、入力クロック信
号Ａ，Ｂの状態を考えながら動作パターンを観測しなけ
ればならないということが必要である。更に、選択信号
Ｓの変化のタイミングによっては、選択信号Ｓの変化時
に発生するパルス幅が、図６において点線で示したよう
に短くなり、ｋ段のカウンタ102 が誤動作することもあ
り得るという欠点がある。
【０００６】本発明は、従来のクロック選択回路におけ
る上記問題点を解消するためになされたもので、クロッ
ク選択信号が変化する時点で、２つのクロック信号がど
のような状態であっても、クロック信号のエッジに同期
した出力信号を発生することの可能なクロック選択回路
を提供することを目的とする。
る上記問題点を解消するためになされたもので、クロッ
ク選択信号が変化する時点で、２つのクロック信号がど
のような状態であっても、クロック信号のエッジに同期
した出力信号を発生することの可能なクロック選択回路
を提供することを目的とする。
【０００７】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、図１の概念図に示すように、第
１の論理素子と第２の論理素子により構成される第１の
Ｒ−Ｓラッチ回路１と、第３の論理素子と第４の論理素
子により構成される第２のＲ−Ｓラッチ回路２とを含
み、第１の論理素子の入力を第１のクロック入力端子４
へ、第２の論理素子の入力を反転素子を介してクロック
選択信号入力端子５へ、第３の論理素子の入力をクロッ
ク選択信号入力端子４へ、第４の論理素子の入力を第２
のクロック入力端子６へそれぞれ接続すると共に、第１
のクロック入力信号Ａと、第１のＲ−Ｓラッチ回路１の
第２の論理素子から出力される信号と、第２のクロック
入力信号Ｂと、第２のＲ−Ｓラッチ回路２の第３の論理
素子から出力される信号の組み合わせ論理３により出力
信号ＯＵＴを得るように構成するものである。
決するため、本発明は、図１の概念図に示すように、第
１の論理素子と第２の論理素子により構成される第１の
Ｒ−Ｓラッチ回路１と、第３の論理素子と第４の論理素
子により構成される第２のＲ−Ｓラッチ回路２とを含
み、第１の論理素子の入力を第１のクロック入力端子４
へ、第２の論理素子の入力を反転素子を介してクロック
選択信号入力端子５へ、第３の論理素子の入力をクロッ
ク選択信号入力端子４へ、第４の論理素子の入力を第２
のクロック入力端子６へそれぞれ接続すると共に、第１
のクロック入力信号Ａと、第１のＲ−Ｓラッチ回路１の
第２の論理素子から出力される信号と、第２のクロック
入力信号Ｂと、第２のＲ−Ｓラッチ回路２の第３の論理
素子から出力される信号の組み合わせ論理３により出力
信号ＯＵＴを得るように構成するものである。
【０００８】このように構成することにより、クロック
選択信号Ｓが変化しても、第１のクロック入力信号Ａ及
び第２のクロック入力信号Ｂがいずれも“Ｌ”レベルに
ならない限り、該第１のクロック入力信号Ａ又は第２の
クロック入力信号Ｂの出力信号ＯＵＴへの伝播を禁止す
る。これによりスパイク状のパルス又はクロック選択信
号の変化により発生するパルスの発生を阻止することが
できる。
選択信号Ｓが変化しても、第１のクロック入力信号Ａ及
び第２のクロック入力信号Ｂがいずれも“Ｌ”レベルに
ならない限り、該第１のクロック入力信号Ａ又は第２の
クロック入力信号Ｂの出力信号ＯＵＴへの伝播を禁止す
る。これによりスパイク状のパルス又はクロック選択信
号の変化により発生するパルスの発生を阻止することが
できる。
【０００９】
【実施例】次に実施例について説明する。図２は、本発
明に係るクロック選択回路の一実施例を示す回路構成図
である。図において、11〜14は２入力ＮＡＮＤ素子で、
ＮＡＮＤ素子11及び12を図示のように接続して第１のＲ
−Ｓラッチ回路を構成し、ＮＡＮＤ素子13及び14を同じ
く図示のように接続して第２のＲ−Ｓラッチ回路を構成
している。21は第１のクロック入力端子で、ＮＡＮＤ素
子11の一方の入力に接続され、22は第２のクロック入力
端子で、ＮＡＮＤ素子14の一方の入力に接続されてい
る。また23は第１又は第２のクロック選択信号入力端子
で、ＮＯＴ素子15を介してＮＡＮＤ素子12の一方の入
力、並びにＮＡＮＤ素子13の一方の入力にそれぞれ接続
されている。
明に係るクロック選択回路の一実施例を示す回路構成図
である。図において、11〜14は２入力ＮＡＮＤ素子で、
ＮＡＮＤ素子11及び12を図示のように接続して第１のＲ
−Ｓラッチ回路を構成し、ＮＡＮＤ素子13及び14を同じ
く図示のように接続して第２のＲ−Ｓラッチ回路を構成
している。21は第１のクロック入力端子で、ＮＡＮＤ素
子11の一方の入力に接続され、22は第２のクロック入力
端子で、ＮＡＮＤ素子14の一方の入力に接続されてい
る。また23は第１又は第２のクロック選択信号入力端子
で、ＮＯＴ素子15を介してＮＡＮＤ素子12の一方の入
力、並びにＮＡＮＤ素子13の一方の入力にそれぞれ接続
されている。
【００１０】ＮＯＴ素子16は第１のＲ−Ｓラッチ回路の
出力信号を反転し、２入力ＡＮＤ素子18の一方の入力へ
接続され、ＮＯＴ素子17は第２のＲ−Ｓラッチ回路の出
力信号を反転し、２入力ＡＮＤ素子19の一方の入力へ接
続されている。そして２入力ＡＮＤ素子18の他方の入力
は第１のＲ−Ｓラッチ回路を構成する２入力ＮＡＮＤ素
子11の入力及び第１のクロック入力端子21へ接続し、２
入力ＡＮＤ素子19の他方の入力は、第２のＲ−Ｓラッチ
回路を構成する２入力ＮＡＮＤ素子14の入力及び第２の
クロック入力端子22へ接続されている。また２入力ＡＮ
Ｄ素子18，19の出力は、それぞれ２入力ＯＲ素子20の入
力へ接続し、２入力ＯＲ素子20の出力は出力端子24へ接
続されている。
出力信号を反転し、２入力ＡＮＤ素子18の一方の入力へ
接続され、ＮＯＴ素子17は第２のＲ−Ｓラッチ回路の出
力信号を反転し、２入力ＡＮＤ素子19の一方の入力へ接
続されている。そして２入力ＡＮＤ素子18の他方の入力
は第１のＲ−Ｓラッチ回路を構成する２入力ＮＡＮＤ素
子11の入力及び第１のクロック入力端子21へ接続し、２
入力ＡＮＤ素子19の他方の入力は、第２のＲ−Ｓラッチ
回路を構成する２入力ＮＡＮＤ素子14の入力及び第２の
クロック入力端子22へ接続されている。また２入力ＡＮ
Ｄ素子18，19の出力は、それぞれ２入力ＯＲ素子20の入
力へ接続し、２入力ＯＲ素子20の出力は出力端子24へ接
続されている。
【００１１】したがって、上記２つのＡＮＤ素子18，19
及びＯＲ素子20からなる組み合わせ論理回路は、第１の
クロック入力信号をＡ、第２のクロック入力信号をＢ、
第１のＲ−Ｓラッチ回路の出力の反転信号を／Ｃ、第２
のＲ−Ｓラッチ回路の出力の反転信号を／Ｄとすると、
Ａ・／Ｃ＋Ｂ・／Ｄの論理式で表される出力信号が得ら
れるようになっている。
及びＯＲ素子20からなる組み合わせ論理回路は、第１の
クロック入力信号をＡ、第２のクロック入力信号をＢ、
第１のＲ−Ｓラッチ回路の出力の反転信号を／Ｃ、第２
のＲ−Ｓラッチ回路の出力の反転信号を／Ｄとすると、
Ａ・／Ｃ＋Ｂ・／Ｄの論理式で表される出力信号が得ら
れるようになっている。
【００１２】次に、このように構成されたクロック選択
回路の動作を、図３に示したタイミングチャートを参照
しながら説明する。図３のタイミングチャートにおい
て、Ａは第１のクロック入力信号、Ｂは第２のクロック
入力信号、Ｓは第１又は第２のクロック選択信号、ＯＵ
Ｔは出力信号、ａはＮＯＴ素子16の出力ノード、ｂはＮ
ＯＴ素子17の出力ノードをそれぞれ示し、〜は、異
なるクロック選択信号に対する出力信号ＯＵＴの変化、
及び出力ノードａ，ｂのレベル変化を示している。
回路の動作を、図３に示したタイミングチャートを参照
しながら説明する。図３のタイミングチャートにおい
て、Ａは第１のクロック入力信号、Ｂは第２のクロック
入力信号、Ｓは第１又は第２のクロック選択信号、ＯＵ
Ｔは出力信号、ａはＮＯＴ素子16の出力ノード、ｂはＮ
ＯＴ素子17の出力ノードをそれぞれ示し、〜は、異
なるクロック選択信号に対する出力信号ＯＵＴの変化、
及び出力ノードａ，ｂのレベル変化を示している。
【００１３】まず、説明上、第１及び第２のクロック入
力信号Ａ，Ｂ及びクロック選択信号Ｓは、時刻ＴO で全
て“Ｌ”レベルとする。この状態では、ＮＡＮＤ素子13
はクロック選択信号Ｓが“Ｌ”レベルのため、その出力
は“Ｈ”レベルであり、ＮＯＴ素子17の出力ノードｂは
“Ｌ”レベルとなり、ＡＮＤ素子19の出力は“Ｌ”レベ
ルとなって、第２のクロック入力信号Ｂは出力禁止状態
となる。一方、ＮＡＮＤ素子12は、ＮＯＴ素子15により
クロック選択信号Ｓが反転されて入力され、一方の入力
は“Ｈ”レベルとなり、他方の入力は、第１のクロック
入力信号Ａが“Ｌ”レベルのためＮＡＮＤ素子11の出力
が“Ｈ”レベルとなっているため、“Ｈ”レベルとな
る。したがってＮＡＮＤ素子12の出力は“Ｌ”レベルと
なり、ＮＯＴ素子16によりその信号レベルは反転され、
ノードａは“Ｈ”レベルとなり、ＡＮＤ素子18は第１の
クロック入力信号Ａを伝播することが可能な状態になっ
ている。
力信号Ａ，Ｂ及びクロック選択信号Ｓは、時刻ＴO で全
て“Ｌ”レベルとする。この状態では、ＮＡＮＤ素子13
はクロック選択信号Ｓが“Ｌ”レベルのため、その出力
は“Ｈ”レベルであり、ＮＯＴ素子17の出力ノードｂは
“Ｌ”レベルとなり、ＡＮＤ素子19の出力は“Ｌ”レベ
ルとなって、第２のクロック入力信号Ｂは出力禁止状態
となる。一方、ＮＡＮＤ素子12は、ＮＯＴ素子15により
クロック選択信号Ｓが反転されて入力され、一方の入力
は“Ｈ”レベルとなり、他方の入力は、第１のクロック
入力信号Ａが“Ｌ”レベルのためＮＡＮＤ素子11の出力
が“Ｈ”レベルとなっているため、“Ｈ”レベルとな
る。したがってＮＡＮＤ素子12の出力は“Ｌ”レベルと
なり、ＮＯＴ素子16によりその信号レベルは反転され、
ノードａは“Ｈ”レベルとなり、ＡＮＤ素子18は第１の
クロック入力信号Ａを伝播することが可能な状態になっ
ている。
【００１４】続いて、図３に示すように、ＮＡＮＤ素子
11，12にクロック入力信号Ａ，Ｂを印加し、クロック選
択信号Ｓを〜のように変化させた場合の動作につい
て説明する。まずクロック選択信号Ｓがに示すよう
に、時刻Ｔ3 で“Ｌ”レベルから“Ｈ”レベルへ、時刻
Ｔ8 で“Ｈ”レベルから“Ｌ”レベルへ変化する場合に
ついて説明する。時刻Ｔ3 までは、出力ノードａ，ｂ
は、時刻ＴO における状態を維持し、それぞれ“Ｈ”，
“Ｌ”レベルとなっているため、出力端子24へは第１の
クロック入力信号Ａが伝播し、出力信号ＯＵＴとして出
力する。ところが時刻Ｔ3 では、第１及び第２のクロッ
ク入力信号Ａ，Ｂは“Ｌ”レベルであるが、クロック選
択信号Ｓは“Ｈ”レベルとなるため、ＮＯＴ素子15によ
りＮＡＮＤ素子12の入力が“Ｌ”レベルになるため、そ
の出力は“Ｈ”レベルとなり、ＮＯＴ素子16の出力ノー
ドａは“Ｌ”レベルとなり、ＡＮＤ素子18は、第１のク
ロック入力信号Ａの出力を禁止する。
11，12にクロック入力信号Ａ，Ｂを印加し、クロック選
択信号Ｓを〜のように変化させた場合の動作につい
て説明する。まずクロック選択信号Ｓがに示すよう
に、時刻Ｔ3 で“Ｌ”レベルから“Ｈ”レベルへ、時刻
Ｔ8 で“Ｈ”レベルから“Ｌ”レベルへ変化する場合に
ついて説明する。時刻Ｔ3 までは、出力ノードａ，ｂ
は、時刻ＴO における状態を維持し、それぞれ“Ｈ”，
“Ｌ”レベルとなっているため、出力端子24へは第１の
クロック入力信号Ａが伝播し、出力信号ＯＵＴとして出
力する。ところが時刻Ｔ3 では、第１及び第２のクロッ
ク入力信号Ａ，Ｂは“Ｌ”レベルであるが、クロック選
択信号Ｓは“Ｈ”レベルとなるため、ＮＯＴ素子15によ
りＮＡＮＤ素子12の入力が“Ｌ”レベルになるため、そ
の出力は“Ｈ”レベルとなり、ＮＯＴ素子16の出力ノー
ドａは“Ｌ”レベルとなり、ＡＮＤ素子18は、第１のク
ロック入力信号Ａの出力を禁止する。
【００１５】一方、ＮＡＮＤ素子13の一方の入力は
“Ｈ”レベルで、他方の入力は、第２のクロック入力信
号Ｂが“Ｌ”レベルのためＮＡＮＤ素子14の出力は
“Ｈ”レベルとなっているので、同様に“Ｈ”レベルと
なり、ＮＡＮＤ素子13の出力は“Ｌ”レベルとなる。し
たがって、ＮＯＴ素子17の出力ノードｂは“Ｈ”レベル
となり、ＡＮＤ素子19は第２のクロック入力信号Ｂが伝
播可能な状態となり、出力端子24へは第２のクロック入
力信号Ｂが伝播され、出力信号ＯＵＴとして出力する。
更に時刻Ｔ8 でクロック選択信号Ｓが“Ｌ”レベルとな
ると、第１及び第２のクロック入力信号Ａ，Ｂは“Ｌ”
レベルのため、このクロック選択回路のノードａ，ｂは
先に説明した時刻ＴO の状態と同じになり、出力端子24
へは第１のクロック入力信号Ａが伝播し、出力信号ＯＵ
Ｔとして出力される。
“Ｈ”レベルで、他方の入力は、第２のクロック入力信
号Ｂが“Ｌ”レベルのためＮＡＮＤ素子14の出力は
“Ｈ”レベルとなっているので、同様に“Ｈ”レベルと
なり、ＮＡＮＤ素子13の出力は“Ｌ”レベルとなる。し
たがって、ＮＯＴ素子17の出力ノードｂは“Ｈ”レベル
となり、ＡＮＤ素子19は第２のクロック入力信号Ｂが伝
播可能な状態となり、出力端子24へは第２のクロック入
力信号Ｂが伝播され、出力信号ＯＵＴとして出力する。
更に時刻Ｔ8 でクロック選択信号Ｓが“Ｌ”レベルとな
ると、第１及び第２のクロック入力信号Ａ，Ｂは“Ｌ”
レベルのため、このクロック選択回路のノードａ，ｂは
先に説明した時刻ＴO の状態と同じになり、出力端子24
へは第１のクロック入力信号Ａが伝播し、出力信号ＯＵ
Ｔとして出力される。
【００１６】次に、図３において、に示すようにクロ
ック選択信号Ｓが時刻Ｔ3 で“Ｌ”レベルから“Ｈ”レ
ベルへ、時刻Ｔ6 で“Ｈ”レベルから“Ｌ”レベルへ変
化する場合について説明する。時刻Ｔ6 までの回路動作
は、の場合と同様である。時刻Ｔ6 でクロック選択信
号Ｓが“Ｌ”レベルへ変化した場合、第１及び第２のク
ロック入力信号Ａ，Ｂは共に“Ｈ”レベルとなってい
る。このとき、ＮＡＮＤ素子13の出力は、クロック選択
信号Ｓが“Ｌ”レベルのため直ちに“Ｈ”レベルとな
り、ＮＯＴ素子17の出力ノードｂは“Ｌ”レベルとなっ
て、ＡＮＤ素子19は第２のクロック入力信号Ｂの出力を
禁止するので、その出力は“Ｌ”レベルとなる。一方、
ＮＡＮＤ素子12の一方の入力は、ＮＯＴ素子15により
“Ｈ”レベル、ＮＡＮＤ素子11の一方の入力は、第１の
クロック入力信号Ａが“Ｈ”レベルのため“Ｈ”レベル
のままであり、第１のＲ−Ｓラッチ回路は、それ以前ま
での状態を保持する。したがってＮＡＮＤ素子12の出力
は“Ｈ”レベルのままであり、ＮＯＴ素子16の出力ノー
ドａもまた“Ｌ”レベルのままであり、ＡＮＤ素子18は
第１のクロック入力信号Ａの出力を禁止している。この
ため、出力信号ＯＵＴは時刻Ｔ6 で“Ｌ”レベルとな
る。
ック選択信号Ｓが時刻Ｔ3 で“Ｌ”レベルから“Ｈ”レ
ベルへ、時刻Ｔ6 で“Ｈ”レベルから“Ｌ”レベルへ変
化する場合について説明する。時刻Ｔ6 までの回路動作
は、の場合と同様である。時刻Ｔ6 でクロック選択信
号Ｓが“Ｌ”レベルへ変化した場合、第１及び第２のク
ロック入力信号Ａ，Ｂは共に“Ｈ”レベルとなってい
る。このとき、ＮＡＮＤ素子13の出力は、クロック選択
信号Ｓが“Ｌ”レベルのため直ちに“Ｈ”レベルとな
り、ＮＯＴ素子17の出力ノードｂは“Ｌ”レベルとなっ
て、ＡＮＤ素子19は第２のクロック入力信号Ｂの出力を
禁止するので、その出力は“Ｌ”レベルとなる。一方、
ＮＡＮＤ素子12の一方の入力は、ＮＯＴ素子15により
“Ｈ”レベル、ＮＡＮＤ素子11の一方の入力は、第１の
クロック入力信号Ａが“Ｈ”レベルのため“Ｈ”レベル
のままであり、第１のＲ−Ｓラッチ回路は、それ以前ま
での状態を保持する。したがってＮＡＮＤ素子12の出力
は“Ｈ”レベルのままであり、ＮＯＴ素子16の出力ノー
ドａもまた“Ｌ”レベルのままであり、ＡＮＤ素子18は
第１のクロック入力信号Ａの出力を禁止している。この
ため、出力信号ＯＵＴは時刻Ｔ6 で“Ｌ”レベルとな
る。
【００１７】更に時刻Ｔ7 では、第１のクロック入力信
号Ａが“Ｌ”レベルとなり、ＮＡＮＤ素子11の出力は
“Ｈ”レベルとなるため、ＮＡＮＤ素子12の出力は、Ｎ
ＯＴ素子15の出力が“Ｈ”レベルであることから、
“Ｌ”レベルとなり、ＮＯＴ素子16の出力ノードａは
“Ｈ”レベルとなって、ＡＮＤ素子18は第１のクロック
入力信号Ａを伝播可能な状態とするため、以降出力端子
24へは第１のクロック入力信号Ａが伝播し、出力信号Ｏ
ＵＴとして出力される。このの例では、図６のｂで示
した従来例のように、出力信号ＯＵＴにスパイク状の信
号が出力されることはない。
号Ａが“Ｌ”レベルとなり、ＮＡＮＤ素子11の出力は
“Ｈ”レベルとなるため、ＮＡＮＤ素子12の出力は、Ｎ
ＯＴ素子15の出力が“Ｈ”レベルであることから、
“Ｌ”レベルとなり、ＮＯＴ素子16の出力ノードａは
“Ｈ”レベルとなって、ＡＮＤ素子18は第１のクロック
入力信号Ａを伝播可能な状態とするため、以降出力端子
24へは第１のクロック入力信号Ａが伝播し、出力信号Ｏ
ＵＴとして出力される。このの例では、図６のｂで示
した従来例のように、出力信号ＯＵＴにスパイク状の信
号が出力されることはない。
【００１８】次に図３においてのように、クロック選
択信号Ｓが時刻Ｔ3 で“Ｌ”レベルから“Ｈ”レベル
へ、時刻Ｔ4 で“Ｈ”レベルから“Ｌ”レベルへ変化す
る場合について説明する。時刻Ｔ3 までは、及びの
場合と同様なので説明を省略する。時刻Ｔ4 においてク
ロック選択信号Ｓが“Ｌ”レベルへ変化するとき、第１
のクロック入力信号Ａは“Ｈ”レベル、第２のクロック
入力信号Ｂは“Ｌ”レベルとなっている。ＮＯＴ素子17
の出力ノードｂは、クロック選択信号Ｓが“Ｌ”レベル
へ変化すると直ちに“Ｌ”レベルとなり、ＡＮＤ素子19
は第２のクロック入力信号Ｂの出力を禁止する。しか
し、ＮＡＮＤ素子11，12で構成される第１のＲ−Ｓラッ
チ回路は、時刻Ｔ4 で第１のクロック入力信号Ａが
“Ｈ”レベルであるため、上記の場合で説明した時刻
Ｔ6 と同様に、以前の状態を保持する。したがってＮＯ
Ｔ素子16の出力ノードａは“Ｌ”レベルのままであるた
め、出力信号ＯＵＴは“Ｌ”レベルのままである。
択信号Ｓが時刻Ｔ3 で“Ｌ”レベルから“Ｈ”レベル
へ、時刻Ｔ4 で“Ｈ”レベルから“Ｌ”レベルへ変化す
る場合について説明する。時刻Ｔ3 までは、及びの
場合と同様なので説明を省略する。時刻Ｔ4 においてク
ロック選択信号Ｓが“Ｌ”レベルへ変化するとき、第１
のクロック入力信号Ａは“Ｈ”レベル、第２のクロック
入力信号Ｂは“Ｌ”レベルとなっている。ＮＯＴ素子17
の出力ノードｂは、クロック選択信号Ｓが“Ｌ”レベル
へ変化すると直ちに“Ｌ”レベルとなり、ＡＮＤ素子19
は第２のクロック入力信号Ｂの出力を禁止する。しか
し、ＮＡＮＤ素子11，12で構成される第１のＲ−Ｓラッ
チ回路は、時刻Ｔ4 で第１のクロック入力信号Ａが
“Ｈ”レベルであるため、上記の場合で説明した時刻
Ｔ6 と同様に、以前の状態を保持する。したがってＮＯ
Ｔ素子16の出力ノードａは“Ｌ”レベルのままであるた
め、出力信号ＯＵＴは“Ｌ”レベルのままである。
【００１９】この後、第１のクロック入力信号Ａが時刻
Ｔ5 で“Ｌ”レベルとなるため、第１のＲ−Ｓラッチ回
路は状態を反転し、ＮＯＴ素子16の出力ノードａは
“Ｈ”レベルとなり、ＡＮＤ素子18は第１のクロック入
力信号Ａを伝播可能な状態となり、以降出力端子24へは
第１のクロック入力信号Ａが伝播し、出力信号ＯＵＴと
して出力される。したがって、図６のｃで示した従来例
のように、クロック選択信号Ｓが変化した時点で、被選
択クロック信号の状態により、出力端子24へクロック信
号が伝播することがないように動作する。
Ｔ5 で“Ｌ”レベルとなるため、第１のＲ−Ｓラッチ回
路は状態を反転し、ＮＯＴ素子16の出力ノードａは
“Ｈ”レベルとなり、ＡＮＤ素子18は第１のクロック入
力信号Ａを伝播可能な状態となり、以降出力端子24へは
第１のクロック入力信号Ａが伝播し、出力信号ＯＵＴと
して出力される。したがって、図６のｃで示した従来例
のように、クロック選択信号Ｓが変化した時点で、被選
択クロック信号の状態により、出力端子24へクロック信
号が伝播することがないように動作する。
【００２０】最後に、図３のに示すように、クロック
選択信号Ｓが時刻Ｔ1 で“Ｌ”レベルから“Ｈ”レベル
へ、時刻Ｔ8 で“Ｈ”レベルから“Ｌ”レベルへ変化す
る場合について説明する。時刻Ｔ8 での変化は、の場
合と同様であるため省略する。時刻Ｔ1 でクロック選択
信号Ｓが“Ｌ”レベルから“Ｈ”レベルへ変化したと
き、第１のクロック入力信号Ａは“Ｌ”レベル、第２の
クロック入力信号Ｂは“Ｈ”レベルとなっている。まず
ＮＯＴ素子15によりクロック選択信号Ｓが反転され、Ｎ
ＡＮＤ素子12の入力は“Ｌ”レベルとなるので、ＮＡＮ
Ｄ素子12の出力は直ちに“Ｈ”レベルとなり、したがっ
てＮＯＴ素子16の出力ノードａは“Ｌ”レベルとなり、
ＡＮＤ素子18は第１のクロック入力信号Ａの出力を禁止
する。
選択信号Ｓが時刻Ｔ1 で“Ｌ”レベルから“Ｈ”レベル
へ、時刻Ｔ8 で“Ｈ”レベルから“Ｌ”レベルへ変化す
る場合について説明する。時刻Ｔ8 での変化は、の場
合と同様であるため省略する。時刻Ｔ1 でクロック選択
信号Ｓが“Ｌ”レベルから“Ｈ”レベルへ変化したと
き、第１のクロック入力信号Ａは“Ｌ”レベル、第２の
クロック入力信号Ｂは“Ｈ”レベルとなっている。まず
ＮＯＴ素子15によりクロック選択信号Ｓが反転され、Ｎ
ＡＮＤ素子12の入力は“Ｌ”レベルとなるので、ＮＡＮ
Ｄ素子12の出力は直ちに“Ｈ”レベルとなり、したがっ
てＮＯＴ素子16の出力ノードａは“Ｌ”レベルとなり、
ＡＮＤ素子18は第１のクロック入力信号Ａの出力を禁止
する。
【００２１】一方、第２のＲ−Ｓラッチ回路において
は、ＮＡＮＤ素子13の入力は“Ｈ”レベル、ＮＡＮＤ素
子14の入力は第２のクロック入力信号Ｂが“Ｈ”レベル
なので、以前の状態を保持し、ＮＯＴ素子17の出力ノー
ドｂは依然として“Ｌ”レベルのままであり、ＡＮＤ素
子19は第２のクロック入力信号Ｂの出力を禁止する。こ
のため出力信号ＯＵＴは“Ｌ”レベルのままとなる。こ
の後時刻Ｔ2 で第２のクロック入力信号Ｂが“Ｌ”レベ
ルになると、第２のＲ−Ｓラッチ回路は、その状態を反
転し、ＮＯＴ素子17の出力ノードｂは“Ｈ”レベルとな
り、ＡＮＤ素子19は第２のクロック入力信号Ｂを伝播可
能な状態となり、出力端子24へは第２のクロック入力信
号Ｂが伝播し、時刻Ｔ8 以降は、第１及び第２のＲ−Ｓ
ラッチ回路は、その状態を反転し、第１のクロック入力
信号Ａが伝播し、出力信号ＯＵＴとして出力される。し
たがって図６のｄに示した従来例のように、クロック選
択信号Ｓが変化した時点で、被選択クロック信号の状態
により、出力端子24へクロック信号が伝播することがな
いように動作する。
は、ＮＡＮＤ素子13の入力は“Ｈ”レベル、ＮＡＮＤ素
子14の入力は第２のクロック入力信号Ｂが“Ｈ”レベル
なので、以前の状態を保持し、ＮＯＴ素子17の出力ノー
ドｂは依然として“Ｌ”レベルのままであり、ＡＮＤ素
子19は第２のクロック入力信号Ｂの出力を禁止する。こ
のため出力信号ＯＵＴは“Ｌ”レベルのままとなる。こ
の後時刻Ｔ2 で第２のクロック入力信号Ｂが“Ｌ”レベ
ルになると、第２のＲ−Ｓラッチ回路は、その状態を反
転し、ＮＯＴ素子17の出力ノードｂは“Ｈ”レベルとな
り、ＡＮＤ素子19は第２のクロック入力信号Ｂを伝播可
能な状態となり、出力端子24へは第２のクロック入力信
号Ｂが伝播し、時刻Ｔ8 以降は、第１及び第２のＲ−Ｓ
ラッチ回路は、その状態を反転し、第１のクロック入力
信号Ａが伝播し、出力信号ＯＵＴとして出力される。し
たがって図６のｄに示した従来例のように、クロック選
択信号Ｓが変化した時点で、被選択クロック信号の状態
により、出力端子24へクロック信号が伝播することがな
いように動作する。
【００２２】図４は、本発明の他の実施例を示す回路構
成図である。この実施例は、Ｒ−Ｓラッチ回路をＮＯＲ
素子31〜34で構成したもので、第１のクロック入力端子
21はＮＯＴ素子35を介して第１のＮＯＲ素子31の入力
に、クロック選択信号端子23は第２のＮＯＲ素子32の入
力並びにＮＯＴ素子36を介して第３のＮＯＲ素子33の入
力に、第２のクロック入力端子22はＮＯＴ素子37を介し
て第４のＮＯＲ素子34の入力に、それぞれ接続され、ま
た各Ｒ−Ｓラッチ回路の出力は直接ＡＮＤ素子18，19へ
入力されるように構成されている。このように構成され
たクロック選択回路の動作は、図２に示した実施例と同
様である。なお、この実施例における組み合わせ論理回
路は、第１のクロック入力信号をＡ、第２のクロック入
力信号をＢ、第１のＲ−Ｓラッチ回路の出力をＣ、第２
のＲ−Ｓラッチ回路の出力をＤとすると、Ａ・Ｃ＋Ｂ・
Ｄの論理式で表される出力信号が得られるようになって
いる。
成図である。この実施例は、Ｒ−Ｓラッチ回路をＮＯＲ
素子31〜34で構成したもので、第１のクロック入力端子
21はＮＯＴ素子35を介して第１のＮＯＲ素子31の入力
に、クロック選択信号端子23は第２のＮＯＲ素子32の入
力並びにＮＯＴ素子36を介して第３のＮＯＲ素子33の入
力に、第２のクロック入力端子22はＮＯＴ素子37を介し
て第４のＮＯＲ素子34の入力に、それぞれ接続され、ま
た各Ｒ−Ｓラッチ回路の出力は直接ＡＮＤ素子18，19へ
入力されるように構成されている。このように構成され
たクロック選択回路の動作は、図２に示した実施例と同
様である。なお、この実施例における組み合わせ論理回
路は、第１のクロック入力信号をＡ、第２のクロック入
力信号をＢ、第１のＲ−Ｓラッチ回路の出力をＣ、第２
のＲ−Ｓラッチ回路の出力をＤとすると、Ａ・Ｃ＋Ｂ・
Ｄの論理式で表される出力信号が得られるようになって
いる。
【００２３】なお上記各実施例では、クロック入力信号
の立ち上がりエッジに同期したクロック出力信号を得る
ようにしたものを示したが、クロック入力信号の立ち下
がりエッジに同期したクロック出力信号を得る回路も、
同様な構成で実現できる。
の立ち上がりエッジに同期したクロック出力信号を得る
ようにしたものを示したが、クロック入力信号の立ち下
がりエッジに同期したクロック出力信号を得る回路も、
同様な構成で実現できる。
【００２４】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、２つのクロック入力信号から、いずれ
か１つのクロック信号を選択するクロック選択回路にお
いて、選択信号が変化する時点で、２つのクロック入力
信号がいかなる状態であっても、クロック入力信号のエ
ッジに同期した選択クロック信号を得ることができる。
本発明によれば、２つのクロック入力信号から、いずれ
か１つのクロック信号を選択するクロック選択回路にお
いて、選択信号が変化する時点で、２つのクロック入力
信号がいかなる状態であっても、クロック入力信号のエ
ッジに同期した選択クロック信号を得ることができる。
【図１】本発明に係るクロック選択回路を説明するため
の概念図である。
の概念図である。
【図２】本発明の一実施例を示す回路構成図である。
【図３】図２に示した実施例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図４】本発明の他の実施例を示す回路構成図である。
【図５】従来のクロック選択回路の構成例をを示す回路
構成図である。
構成図である。
【図６】図５に示した構成例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
１ 第１のＲ−Ｓラッチ回路 ２ 第２のＲ−Ｓラッチ回路 ３ 組み合わせ論理 11，12，13，14 ＮＡＮＤ素子 15，16，17 ＮＯＴ素子 18，19 ＡＮＤ素子 20 ＯＲ素子 21 第１のクロック入力端子 22 第２のクロック入力端子 23 クロック選択信号入力端子 24 出力端子
Claims (4)
- 【請求項１】 第１の論理素子と第２の論理素子により
構成される第１のＲ−Ｓラッチ回路と、第３の論理素子
と第４の論理素子により構成される第２のＲ−Ｓラッチ
回路とを含み、第１の論理素子の入力を第１のクロック
入力端子へ、第２の論理素子の入力を反転素子を介して
クロック選択信号入力端子へ、第３の論理素子の入力を
クロック選択信号入力端子へ、第４の論理素子の入力を
第２のクロック入力端子へそれぞれ接続すると共に、第
１のクロック入力信号と、第１のＲ−Ｓラッチ回路の第
２の論理素子から出力される信号と、第２のクロック入
力信号と、第２のＲ−Ｓラッチ回路の第３の論理素子か
ら出力される信号の組み合わせ論理により出力信号を得
るように構成したことを特徴とするクロック選択回路。 - 【請求項２】 前記第１，第２，第３及び第４の論理素
子を２入力ＮＡＮＤ素子で構成し、第１のクロック入力
信号をＡ、第２の論理素子より出力される信号の反転信
号を／Ｃ、第２のクロック入力信号をＢ、第３の論理素
子より出力される信号の反転信号を／Ｄとしたとき、Ａ
・／Ｃ＋Ｂ・／Ｄの論理式で表される出力信号を出力す
るように構成したことを特徴とする請求項１記載のクロ
ック選択回路。 - 【請求項３】 第１の論理素子と第２の論理素子により
構成される第１のＲ−Ｓラッチ回路と、第３の論理素子
と第４の論理素子により構成される第２のＲ−Ｓラッチ
回路とを含み、第１の論理素子の入力を反転素子を介し
て第１のクロック入力端子へ、第２の論理素子の入力を
クロック選択信号入力端子へ、第３の論理素子の入力を
反転素子を介してクロック選択信号入力端子へ、第４の
論理素子の入力を反転素子を介して第２のクロック入力
端子へそれぞれ接続すると共に、第１のクロック入力信
号と、第１のＲ−Ｓラッチ回路の第２の論理素子から出
力される信号と、第２のクロック入力信号と、第２のＲ
−Ｓラッチ回路の第３の論理素子から出力される信号の
組み合わせ論理により出力信号を得るように構成したこ
とを特徴とするクロック選択回路。 - 【請求項４】 前記第１，第２，第３及び第４の論理素
子を２入力ＮＯＲ素子で構成し、第１のクロック入力信
号をＡ、第２の論理素子より出力される信号をＣ、第２
のクロック入力信号をＢ、第３の論理素子より出力され
る信号をＤとしたとき、Ａ・Ｃ＋Ｂ・Ｄの論理式で表さ
れる出力信号を出力するように構成したことを特徴とす
る請求項３記載のクロック選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11668492A JPH05291910A (ja) | 1992-04-10 | 1992-04-10 | クロック選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11668492A JPH05291910A (ja) | 1992-04-10 | 1992-04-10 | クロック選択回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291910A true JPH05291910A (ja) | 1993-11-05 |
Family
ID=14693314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11668492A Withdrawn JPH05291910A (ja) | 1992-04-10 | 1992-04-10 | クロック選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291910A (ja) |
-
1992
- 1992-04-10 JP JP11668492A patent/JPH05291910A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |