JPH05282104A - 外部記憶制御装置 - Google Patents
外部記憶制御装置Info
- Publication number
- JPH05282104A JPH05282104A JP10902192A JP10902192A JPH05282104A JP H05282104 A JPH05282104 A JP H05282104A JP 10902192 A JP10902192 A JP 10902192A JP 10902192 A JP10902192 A JP 10902192A JP H05282104 A JPH05282104 A JP H05282104A
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- control circuit
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Abstract
(57)【要約】
【目的】 上位装置の処理速度を低下させることなく、
外部記憶媒体の見掛け上の記憶容量を増大させる。 【構成】 外部記憶制御装置２のデータ圧縮回路２０は
フレキシブルディスク記憶装置３への書込みデータを圧
縮するとともに、圧縮識別信号をフレキシブルディスク
記憶制御回路コントロール回路２２に出力する。フレキ
シブルディスク記憶制御回路コントロール回路２２はデ
ータ圧縮回路２０からの圧縮データおよび圧縮識別符号
をフレキシブルディスク記憶装置３に記録するようフレ
キシブルディスク記憶制御回路２３をコントロールす
る。データ伸張回路２１はフレキシブルディスク記憶制
御回路コントロール回路２２からの圧縮識別信号に応答
してフレキシブルディスク記憶装置３からの圧縮された
読出しデータを伸張する。
外部記憶媒体の見掛け上の記憶容量を増大させる。 【構成】 外部記憶制御装置２のデータ圧縮回路２０は
フレキシブルディスク記憶装置３への書込みデータを圧
縮するとともに、圧縮識別信号をフレキシブルディスク
記憶制御回路コントロール回路２２に出力する。フレキ
シブルディスク記憶制御回路コントロール回路２２はデ
ータ圧縮回路２０からの圧縮データおよび圧縮識別符号
をフレキシブルディスク記憶装置３に記録するようフレ
キシブルディスク記憶制御回路２３をコントロールす
る。データ伸張回路２１はフレキシブルディスク記憶制
御回路コントロール回路２２からの圧縮識別信号に応答
してフレキシブルディスク記憶装置３からの圧縮された
読出しデータを伸張する。
Description
【０００１】
【技術分野】本発明は外部記憶制御装置に関し、特に外
部記憶装置に記憶するデータの圧縮および伸張に関す
る。
部記憶装置に記憶するデータの圧縮および伸張に関す
る。
【０００２】
【従来技術】従来、外部記憶装置に記憶するデータの圧
縮および伸張は、外部記憶装置の上位装置である情報処
理装置においてソフトウェアによって行われている。
縮および伸張は、外部記憶装置の上位装置である情報処
理装置においてソフトウェアによって行われている。
【０００３】すなわち、図２に示すシステムの場合、Ｆ
Ｄ（フレキシブルディスク）記憶装置３にデータを書込
むときに、該データがホストコンピュータ１のＣＰＵ
（中央処理装置）１０によって圧縮されている。ＣＰＵ
１０はデータの圧縮を行うとき、ＲＯＭ（リードオンリ
メモリ）１１から読出されてＲＡＭ（ランダムアクセス
メモリ）１２のプログラム領域に格納されたデータ圧縮
プログラムによって動作し、ＲＡＭ１２の非圧縮データ
格納領域に記憶されたデータを圧縮してＲＡＭ１２の圧
縮データ格納領域に格納する。
Ｄ（フレキシブルディスク）記憶装置３にデータを書込
むときに、該データがホストコンピュータ１のＣＰＵ
（中央処理装置）１０によって圧縮されている。ＣＰＵ
１０はデータの圧縮を行うとき、ＲＯＭ（リードオンリ
メモリ）１１から読出されてＲＡＭ（ランダムアクセス
メモリ）１２のプログラム領域に格納されたデータ圧縮
プログラムによって動作し、ＲＡＭ１２の非圧縮データ
格納領域に記憶されたデータを圧縮してＲＡＭ１２の圧
縮データ格納領域に格納する。
【０００４】ＲＡＭ１２の圧縮データ格納領域に格納さ
れた圧縮データは、ＣＰＵ１０によって制御されるダイ
レクトメモリアクセス制御回路（ＤＭＡＣ）１３および
ＦＤ記憶制御回路（ＦＤＣ）１４によってＦＤ記憶装置
３に記録される。
れた圧縮データは、ＣＰＵ１０によって制御されるダイ
レクトメモリアクセス制御回路（ＤＭＡＣ）１３および
ＦＤ記憶制御回路（ＦＤＣ）１４によってＦＤ記憶装置
３に記録される。
【０００５】一方、ＦＤ記憶装置３からデータを読込む
とき、読込まれた圧縮データはダイレクトメモリ制御回
路１３およびＦＤ記憶制御回路１４によってＲＡＭ１２
の圧縮データ格納領域に格納される。ＣＰＵ１０はＲＯ
Ｍ１１から読出されてＲＡＭ１２のプログラム領域に格
納されたデータ伸張プログラムによって動作し、ＲＡＭ
１２の圧縮データ格納領域に記憶された圧縮データを伸
張してＲＡＭ１２の非圧縮データ格納領域に格納する。
とき、読込まれた圧縮データはダイレクトメモリ制御回
路１３およびＦＤ記憶制御回路１４によってＲＡＭ１２
の圧縮データ格納領域に格納される。ＣＰＵ１０はＲＯ
Ｍ１１から読出されてＲＡＭ１２のプログラム領域に格
納されたデータ伸張プログラムによって動作し、ＲＡＭ
１２の圧縮データ格納領域に記憶された圧縮データを伸
張してＲＡＭ１２の非圧縮データ格納領域に格納する。
【０００６】上記ＣＰＵ１０の動作によって記憶データ
の圧縮および伸張を行うことで、ＦＤ記憶装置３の記憶
容量を見掛け上増加させることができる。
の圧縮および伸張を行うことで、ＦＤ記憶装置３の記憶
容量を見掛け上増加させることができる。
【０００７】このような従来のデータの圧縮および伸張
では、データ圧縮プログラムやデータ伸張プログラムと
いうソフトウェアによって行っているので、圧縮および
伸張のデータ操作を全てホストコンピュータ１のＣＰＵ
１０によって行う必要があり、データの圧縮および伸張
のデータ操作中にＣＰＵ１０で他の処理を行うことがで
きないという問題がある。
では、データ圧縮プログラムやデータ伸張プログラムと
いうソフトウェアによって行っているので、圧縮および
伸張のデータ操作を全てホストコンピュータ１のＣＰＵ
１０によって行う必要があり、データの圧縮および伸張
のデータ操作中にＣＰＵ１０で他の処理を行うことがで
きないという問題がある。
【０００８】また、ホストコンピュータ１には予めデー
タ圧縮プログラムやデータ伸張プログラムを準備してお
く必要があり、ＲＡＭ１２上にそれらのソフトウェアを
格納するためのプログラム領域と、圧縮および伸張した
データを夫々格納する圧縮データ格納領域および非圧縮
データ格納領域とを確保する必要があるという問題があ
る。
タ圧縮プログラムやデータ伸張プログラムを準備してお
く必要があり、ＲＡＭ１２上にそれらのソフトウェアを
格納するためのプログラム領域と、圧縮および伸張した
データを夫々格納する圧縮データ格納領域および非圧縮
データ格納領域とを確保する必要があるという問題があ
る。
【０００９】
【発明の目的】本発明は上記のような従来のものの問題
点を除去すべくなされたもので、上位装置の処理速度を
低下させることなく、外部記憶媒体の見掛け上の記憶容
量を増大させることができる外部記憶制御装置の提供を
目的とする。
点を除去すべくなされたもので、上位装置の処理速度を
低下させることなく、外部記憶媒体の見掛け上の記憶容
量を増大させることができる外部記憶制御装置の提供を
目的とする。
【００１０】
【発明の構成】本発明による外部記憶制御装置は、記憶
媒体に書込む書込みデータを圧縮する圧縮手段と、前記
記憶媒体から読出した読出しデータを伸張する伸張手段
とを有することを特徴とする。
媒体に書込む書込みデータを圧縮する圧縮手段と、前記
記憶媒体から読出した読出しデータを伸張する伸張手段
とを有することを特徴とする。
【００１１】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１２】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、ホストコンピュータ１はＣ
ＰＵ１０と、ＣＰＵ１０を動作させるソフトウェアを格
納するＲＯＭ１１と、ＣＰＵ１０の作業領域を有するＲ
ＡＭ１２と、ＦＤ記憶装置３との間のダイレクトメモリ
アクセスを制御するダイレクトメモリアクセス制御回路
（ＤＭＡＣ）１３とからなっている。
ック図である。図において、ホストコンピュータ１はＣ
ＰＵ１０と、ＣＰＵ１０を動作させるソフトウェアを格
納するＲＯＭ１１と、ＣＰＵ１０の作業領域を有するＲ
ＡＭ１２と、ＦＤ記憶装置３との間のダイレクトメモリ
アクセスを制御するダイレクトメモリアクセス制御回路
（ＤＭＡＣ）１３とからなっている。
【００１３】外部記憶制御装置２のデータ圧縮回路２０
はホストコンピュータ１からＦＤ記憶装置３への書込み
データを圧縮してＦＤ記憶制御回路（ＦＤＣ）２３に送
出する。このとき同時に、データ圧縮回路２０は書込み
データを圧縮したことを示す圧縮識別信号を生成してＦ
Ｄ記憶制御回路コントロール回路（以下コントロール回
路とする）２２に出力する。
はホストコンピュータ１からＦＤ記憶装置３への書込み
データを圧縮してＦＤ記憶制御回路（ＦＤＣ）２３に送
出する。このとき同時に、データ圧縮回路２０は書込み
データを圧縮したことを示す圧縮識別信号を生成してＦ
Ｄ記憶制御回路コントロール回路（以下コントロール回
路とする）２２に出力する。
【００１４】データ伸張回路２１はコントロール回路２
２からの指示に応答してＦＤ記憶装置３からホストコン
ピュータ１への読出しデータを伸張してダイレクトメモ
リアクセス制御回路１３に送出する。
２からの指示に応答してＦＤ記憶装置３からホストコン
ピュータ１への読出しデータを伸張してダイレクトメモ
リアクセス制御回路１３に送出する。
【００１５】コントロール回路２２はデータ圧縮回路２
０からの圧縮識別信号を検知すると、ＦＤ記憶装置３に
データ圧縮回路２０で圧縮された書込みデータと圧縮識
別符号とを記録するようＦＤ記憶制御回路２３をコント
ロールする。また、コントロール回路２２はＦＤ記憶装
置３から読出された読出しデータに圧縮識別符号が付与
されていることを検出すると、圧縮識別信号をデータ伸
張回路２２に出力してＦＤ記憶装置３から読出しデータ
を伸張するよう指示する。
０からの圧縮識別信号を検知すると、ＦＤ記憶装置３に
データ圧縮回路２０で圧縮された書込みデータと圧縮識
別符号とを記録するようＦＤ記憶制御回路２３をコント
ロールする。また、コントロール回路２２はＦＤ記憶装
置３から読出された読出しデータに圧縮識別符号が付与
されていることを検出すると、圧縮識別信号をデータ伸
張回路２２に出力してＦＤ記憶装置３から読出しデータ
を伸張するよう指示する。
【００１６】ＦＤ記憶制御回路２３はコントロール回路
２２からのコントロールにしたがって動作し、ＦＤ記憶
装置３のＦＤ記憶駆動回路（ＦＤＤ）３０を制御して記
録媒体へのデータの書込みおよび記録媒体からのデータ
の読出しを行う。
２２からのコントロールにしたがって動作し、ＦＤ記憶
装置３のＦＤ記憶駆動回路（ＦＤＤ）３０を制御して記
録媒体へのデータの書込みおよび記録媒体からのデータ
の読出しを行う。
【００１７】この図１を用いて本発明の一実施例の動作
について説明する。まず、ＦＤ記憶装置３にデータの書
込みを行う場合、ＣＰＵ１０はダイレクトメモリアクセ
ス制御回路１３を介して外部記憶制御装置２に書込みデ
ータとともに該データを圧縮すべき旨を出力する。つま
り、ダイレクトメモリアクセス制御回路１３からデータ
圧縮回路２０に書込みデータと圧縮指示とがデータライ
ト信号およびダイレクトメモリアクセス応答信号ととも
に出力される。
について説明する。まず、ＦＤ記憶装置３にデータの書
込みを行う場合、ＣＰＵ１０はダイレクトメモリアクセ
ス制御回路１３を介して外部記憶制御装置２に書込みデ
ータとともに該データを圧縮すべき旨を出力する。つま
り、ダイレクトメモリアクセス制御回路１３からデータ
圧縮回路２０に書込みデータと圧縮指示とがデータライ
ト信号およびダイレクトメモリアクセス応答信号ととも
に出力される。
【００１８】データ圧縮回路２０はその圧縮指示にした
がって書込みデータの圧縮を行い、その圧縮データをＦ
Ｄ記憶制御回路２３に転送するとともに、圧縮識別信号
をコントロール回路２２に出力する。コントロール回路
２２はデータ圧縮回路２０からの圧縮識別信号を検知す
ると、ＦＤ記憶駆動回路３０による圧縮データおよび圧
縮識別符号の記録媒体への記録を行うようＦＤ記憶制御
回路２３をコントロールする。
がって書込みデータの圧縮を行い、その圧縮データをＦ
Ｄ記憶制御回路２３に転送するとともに、圧縮識別信号
をコントロール回路２２に出力する。コントロール回路
２２はデータ圧縮回路２０からの圧縮識別信号を検知す
ると、ＦＤ記憶駆動回路３０による圧縮データおよび圧
縮識別符号の記録媒体への記録を行うようＦＤ記憶制御
回路２３をコントロールする。
【００１９】一方、ＦＤ記憶装置３からデータの読出し
を行う場合、ダイレクトメモリアクセス制御回路１３を
介してＣＰＵ１０からデータの読出し要求が入力される
と、ＦＤ記憶制御回路２３はＦＤ記憶駆動回路３０を制
御して記録媒体からデータを読出す。このとき、記録媒
体から読出された読出しデータが圧縮されていれば、そ
の読出しデータとともに圧縮識別符号も読出されるの
で、コントロール回路２２からデータ伸張回路２１に圧
縮識別信号が出力される。
を行う場合、ダイレクトメモリアクセス制御回路１３を
介してＣＰＵ１０からデータの読出し要求が入力される
と、ＦＤ記憶制御回路２３はＦＤ記憶駆動回路３０を制
御して記録媒体からデータを読出す。このとき、記録媒
体から読出された読出しデータが圧縮されていれば、そ
の読出しデータとともに圧縮識別符号も読出されるの
で、コントロール回路２２からデータ伸張回路２１に圧
縮識別信号が出力される。
【００２０】データ伸張回路２１はダイレクトメモリア
クセス制御回路１３からのデータリード信号およびダイ
レクトメモリアクセス応答信号とコントロール回路２２
からの圧縮識別信号とにしたがって読出しデータの伸張
を行い、ダイレクトメモリアクセス制御回路１３を介し
てＲＡＭ１２に転送する。
クセス制御回路１３からのデータリード信号およびダイ
レクトメモリアクセス応答信号とコントロール回路２２
からの圧縮識別信号とにしたがって読出しデータの伸張
を行い、ダイレクトメモリアクセス制御回路１３を介し
てＲＡＭ１２に転送する。
【００２１】これによって、従来ホストコンピュータ１
でソフトウェアによって行っていたデータの圧縮および
伸張をハードウェアであるデータ圧縮回路２０およびデ
ータ伸張回路２１で行うので、ホストコンピュータ１の
処理速度を向上させることができる。また、圧縮データ
とともに圧縮識別符号を記録することによって、記録媒
体に記録されたデータが圧縮データかまたは非圧縮デー
タかを識別することができるので、記録媒体からの非圧
縮データの読込みも可能となる。
でソフトウェアによって行っていたデータの圧縮および
伸張をハードウェアであるデータ圧縮回路２０およびデ
ータ伸張回路２１で行うので、ホストコンピュータ１の
処理速度を向上させることができる。また、圧縮データ
とともに圧縮識別符号を記録することによって、記録媒
体に記録されたデータが圧縮データかまたは非圧縮デー
タかを識別することができるので、記録媒体からの非圧
縮データの読込みも可能となる。
【００２２】ここで、データ圧縮回路２０によって圧縮
される書込みデータはいったん図示せぬバッファに蓄積
されてから圧縮され、またデータ伸張回路２１によって
伸張される読出しデータもいったんバッファに蓄積され
てから伸張される。
される書込みデータはいったん図示せぬバッファに蓄積
されてから圧縮され、またデータ伸張回路２１によって
伸張される読出しデータもいったんバッファに蓄積され
てから伸張される。
【００２３】このように、データの圧縮および伸張を行
うデータ圧縮回路２０およびデータ伸張回路２１をハー
ドウェアで外部記憶制御装置２に設けることによって、
ホストコンピュータ１の処理速度を低下させることな
く、記録媒体の見掛け上の記憶容量を増大させることが
できる。
うデータ圧縮回路２０およびデータ伸張回路２１をハー
ドウェアで外部記憶制御装置２に設けることによって、
ホストコンピュータ１の処理速度を低下させることな
く、記録媒体の見掛け上の記憶容量を増大させることが
できる。
【００２４】尚、本発明の一実施例ではＦＤ記憶装置３
に対するデータの書込み読出し時の圧縮および伸張につ
いて述べたが、他の外部記憶装置にも適用できることは
明白であり、これに限定されない。
に対するデータの書込み読出し時の圧縮および伸張につ
いて述べたが、他の外部記憶装置にも適用できることは
明白であり、これに限定されない。
【００２５】
【発明の効果】以上説明したように本発明の外部記憶制
御装置によれば、書込みデータを圧縮する回路と、読出
しデータを伸張する回路とを設けることによって、上位
装置の処理速度を低下させることなく、外部記憶媒体の
見掛け上の記憶容量を増大させることができるという効
果がある。
御装置によれば、書込みデータを圧縮する回路と、読出
しデータを伸張する回路とを設けることによって、上位
装置の処理速度を低下させることなく、外部記憶媒体の
見掛け上の記憶容量を増大させることができるという効
果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】従来例の構成を示すブロック図である。
１ ホストコンピュータ ２ 外部記憶制御装置 ３ フレキシブルディスク記憶装置 １０ ＣＰＵ １２ ＲＡＭ １３ ダイレクトメモリアクセス制御回路 ２０ データ圧縮回路 ２１ データ伸張回路 ２２ フレキシブルディスク記憶制御回路コントロール
回路 ２３ フレキシブルディスク記憶制御回路
回路 ２３ フレキシブルディスク記憶制御回路
Claims (2)
- 【請求項１】 記憶媒体に書込む書込みデータを圧縮す
る圧縮手段と、前記記憶媒体から読出した読出しデータ
を伸張する伸張手段とを有することを特徴とする外部記
憶制御装置。 - 【請求項２】 前記圧縮手段によって圧縮された前記書
込みデータに前記圧縮手段による圧縮を示す識別情報を
付与する付与手段と、前記読出しデータに前記識別情報
を検出したときに前記伸張手段によって該読出しデータ
の伸張を行うよう制御する制御手段とを設けたことを特
徴とする請求項１記載の外部記憶制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10902192A JPH05282104A (ja) | 1992-04-01 | 1992-04-01 | 外部記憶制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10902192A JPH05282104A (ja) | 1992-04-01 | 1992-04-01 | 外部記憶制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05282104A true JPH05282104A (ja) | 1993-10-29 |
Family
ID=14499586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10902192A Pending JPH05282104A (ja) | 1992-04-01 | 1992-04-01 | 外部記憶制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05282104A (ja) |
-
1992
- 1992-04-01 JP JP10902192A patent/JPH05282104A/ja active Pending
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