JPH05282104A - 外部記憶制御装置 - Google Patents
外部記憶制御装置Info
- Publication number
- JPH05282104A JPH05282104A JP10902192A JP10902192A JPH05282104A JP H05282104 A JPH05282104 A JP H05282104A JP 10902192 A JP10902192 A JP 10902192A JP 10902192 A JP10902192 A JP 10902192A JP H05282104 A JPH05282104 A JP H05282104A
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- control circuit
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Abstract
(57)【要約】
【目的】 上位装置の処理速度を低下させることなく、
外部記憶媒体の見掛け上の記憶容量を増大させる。 【構成】 外部記憶制御装置2のデータ圧縮回路20は
フレキシブルディスク記憶装置3への書込みデータを圧
縮するとともに、圧縮識別信号をフレキシブルディスク
記憶制御回路コントロール回路22に出力する。フレキ
シブルディスク記憶制御回路コントロール回路22はデ
ータ圧縮回路20からの圧縮データおよび圧縮識別符号
をフレキシブルディスク記憶装置3に記録するようフレ
キシブルディスク記憶制御回路23をコントロールす
る。データ伸張回路21はフレキシブルディスク記憶制
御回路コントロール回路22からの圧縮識別信号に応答
してフレキシブルディスク記憶装置3からの圧縮された
読出しデータを伸張する。
外部記憶媒体の見掛け上の記憶容量を増大させる。 【構成】 外部記憶制御装置2のデータ圧縮回路20は
フレキシブルディスク記憶装置3への書込みデータを圧
縮するとともに、圧縮識別信号をフレキシブルディスク
記憶制御回路コントロール回路22に出力する。フレキ
シブルディスク記憶制御回路コントロール回路22はデ
ータ圧縮回路20からの圧縮データおよび圧縮識別符号
をフレキシブルディスク記憶装置3に記録するようフレ
キシブルディスク記憶制御回路23をコントロールす
る。データ伸張回路21はフレキシブルディスク記憶制
御回路コントロール回路22からの圧縮識別信号に応答
してフレキシブルディスク記憶装置3からの圧縮された
読出しデータを伸張する。
Description
【0001】
【技術分野】本発明は外部記憶制御装置に関し、特に外
部記憶装置に記憶するデータの圧縮および伸張に関す
る。
部記憶装置に記憶するデータの圧縮および伸張に関す
る。
【0002】
【従来技術】従来、外部記憶装置に記憶するデータの圧
縮および伸張は、外部記憶装置の上位装置である情報処
理装置においてソフトウェアによって行われている。
縮および伸張は、外部記憶装置の上位装置である情報処
理装置においてソフトウェアによって行われている。
【0003】すなわち、図2に示すシステムの場合、F
D(フレキシブルディスク)記憶装置3にデータを書込
むときに、該データがホストコンピュータ1のCPU
(中央処理装置)10によって圧縮されている。CPU
10はデータの圧縮を行うとき、ROM(リードオンリ
メモリ)11から読出されてRAM(ランダムアクセス
メモリ)12のプログラム領域に格納されたデータ圧縮
プログラムによって動作し、RAM12の非圧縮データ
格納領域に記憶されたデータを圧縮してRAM12の圧
縮データ格納領域に格納する。
D(フレキシブルディスク)記憶装置3にデータを書込
むときに、該データがホストコンピュータ1のCPU
(中央処理装置)10によって圧縮されている。CPU
10はデータの圧縮を行うとき、ROM(リードオンリ
メモリ)11から読出されてRAM(ランダムアクセス
メモリ)12のプログラム領域に格納されたデータ圧縮
プログラムによって動作し、RAM12の非圧縮データ
格納領域に記憶されたデータを圧縮してRAM12の圧
縮データ格納領域に格納する。
【0004】RAM12の圧縮データ格納領域に格納さ
れた圧縮データは、CPU10によって制御されるダイ
レクトメモリアクセス制御回路(DMAC)13および
FD記憶制御回路(FDC)14によってFD記憶装置
3に記録される。
れた圧縮データは、CPU10によって制御されるダイ
レクトメモリアクセス制御回路(DMAC)13および
FD記憶制御回路(FDC)14によってFD記憶装置
3に記録される。
【0005】一方、FD記憶装置3からデータを読込む
とき、読込まれた圧縮データはダイレクトメモリ制御回
路13およびFD記憶制御回路14によってRAM12
の圧縮データ格納領域に格納される。CPU10はRO
M11から読出されてRAM12のプログラム領域に格
納されたデータ伸張プログラムによって動作し、RAM
12の圧縮データ格納領域に記憶された圧縮データを伸
張してRAM12の非圧縮データ格納領域に格納する。
とき、読込まれた圧縮データはダイレクトメモリ制御回
路13およびFD記憶制御回路14によってRAM12
の圧縮データ格納領域に格納される。CPU10はRO
M11から読出されてRAM12のプログラム領域に格
納されたデータ伸張プログラムによって動作し、RAM
12の圧縮データ格納領域に記憶された圧縮データを伸
張してRAM12の非圧縮データ格納領域に格納する。
【0006】上記CPU10の動作によって記憶データ
の圧縮および伸張を行うことで、FD記憶装置3の記憶
容量を見掛け上増加させることができる。
の圧縮および伸張を行うことで、FD記憶装置3の記憶
容量を見掛け上増加させることができる。
【0007】このような従来のデータの圧縮および伸張
では、データ圧縮プログラムやデータ伸張プログラムと
いうソフトウェアによって行っているので、圧縮および
伸張のデータ操作を全てホストコンピュータ1のCPU
10によって行う必要があり、データの圧縮および伸張
のデータ操作中にCPU10で他の処理を行うことがで
きないという問題がある。
では、データ圧縮プログラムやデータ伸張プログラムと
いうソフトウェアによって行っているので、圧縮および
伸張のデータ操作を全てホストコンピュータ1のCPU
10によって行う必要があり、データの圧縮および伸張
のデータ操作中にCPU10で他の処理を行うことがで
きないという問題がある。
【0008】また、ホストコンピュータ1には予めデー
タ圧縮プログラムやデータ伸張プログラムを準備してお
く必要があり、RAM12上にそれらのソフトウェアを
格納するためのプログラム領域と、圧縮および伸張した
データを夫々格納する圧縮データ格納領域および非圧縮
データ格納領域とを確保する必要があるという問題があ
る。
タ圧縮プログラムやデータ伸張プログラムを準備してお
く必要があり、RAM12上にそれらのソフトウェアを
格納するためのプログラム領域と、圧縮および伸張した
データを夫々格納する圧縮データ格納領域および非圧縮
データ格納領域とを確保する必要があるという問題があ
る。
【0009】
【発明の目的】本発明は上記のような従来のものの問題
点を除去すべくなされたもので、上位装置の処理速度を
低下させることなく、外部記憶媒体の見掛け上の記憶容
量を増大させることができる外部記憶制御装置の提供を
目的とする。
点を除去すべくなされたもので、上位装置の処理速度を
低下させることなく、外部記憶媒体の見掛け上の記憶容
量を増大させることができる外部記憶制御装置の提供を
目的とする。
【0010】
【発明の構成】本発明による外部記憶制御装置は、記憶
媒体に書込む書込みデータを圧縮する圧縮手段と、前記
記憶媒体から読出した読出しデータを伸張する伸張手段
とを有することを特徴とする。
媒体に書込む書込みデータを圧縮する圧縮手段と、前記
記憶媒体から読出した読出しデータを伸張する伸張手段
とを有することを特徴とする。
【0011】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【0012】図1は本発明の一実施例の構成を示すブロ
ック図である。図において、ホストコンピュータ1はC
PU10と、CPU10を動作させるソフトウェアを格
納するROM11と、CPU10の作業領域を有するR
AM12と、FD記憶装置3との間のダイレクトメモリ
アクセスを制御するダイレクトメモリアクセス制御回路
(DMAC)13とからなっている。
ック図である。図において、ホストコンピュータ1はC
PU10と、CPU10を動作させるソフトウェアを格
納するROM11と、CPU10の作業領域を有するR
AM12と、FD記憶装置3との間のダイレクトメモリ
アクセスを制御するダイレクトメモリアクセス制御回路
(DMAC)13とからなっている。
【0013】外部記憶制御装置2のデータ圧縮回路20
はホストコンピュータ1からFD記憶装置3への書込み
データを圧縮してFD記憶制御回路(FDC)23に送
出する。このとき同時に、データ圧縮回路20は書込み
データを圧縮したことを示す圧縮識別信号を生成してF
D記憶制御回路コントロール回路(以下コントロール回
路とする)22に出力する。
はホストコンピュータ1からFD記憶装置3への書込み
データを圧縮してFD記憶制御回路(FDC)23に送
出する。このとき同時に、データ圧縮回路20は書込み
データを圧縮したことを示す圧縮識別信号を生成してF
D記憶制御回路コントロール回路(以下コントロール回
路とする)22に出力する。
【0014】データ伸張回路21はコントロール回路2
2からの指示に応答してFD記憶装置3からホストコン
ピュータ1への読出しデータを伸張してダイレクトメモ
リアクセス制御回路13に送出する。
2からの指示に応答してFD記憶装置3からホストコン
ピュータ1への読出しデータを伸張してダイレクトメモ
リアクセス制御回路13に送出する。
【0015】コントロール回路22はデータ圧縮回路2
0からの圧縮識別信号を検知すると、FD記憶装置3に
データ圧縮回路20で圧縮された書込みデータと圧縮識
別符号とを記録するようFD記憶制御回路23をコント
ロールする。また、コントロール回路22はFD記憶装
置3から読出された読出しデータに圧縮識別符号が付与
されていることを検出すると、圧縮識別信号をデータ伸
張回路22に出力してFD記憶装置3から読出しデータ
を伸張するよう指示する。
0からの圧縮識別信号を検知すると、FD記憶装置3に
データ圧縮回路20で圧縮された書込みデータと圧縮識
別符号とを記録するようFD記憶制御回路23をコント
ロールする。また、コントロール回路22はFD記憶装
置3から読出された読出しデータに圧縮識別符号が付与
されていることを検出すると、圧縮識別信号をデータ伸
張回路22に出力してFD記憶装置3から読出しデータ
を伸張するよう指示する。
【0016】FD記憶制御回路23はコントロール回路
22からのコントロールにしたがって動作し、FD記憶
装置3のFD記憶駆動回路(FDD)30を制御して記
録媒体へのデータの書込みおよび記録媒体からのデータ
の読出しを行う。
22からのコントロールにしたがって動作し、FD記憶
装置3のFD記憶駆動回路(FDD)30を制御して記
録媒体へのデータの書込みおよび記録媒体からのデータ
の読出しを行う。
【0017】この図1を用いて本発明の一実施例の動作
について説明する。まず、FD記憶装置3にデータの書
込みを行う場合、CPU10はダイレクトメモリアクセ
ス制御回路13を介して外部記憶制御装置2に書込みデ
ータとともに該データを圧縮すべき旨を出力する。つま
り、ダイレクトメモリアクセス制御回路13からデータ
圧縮回路20に書込みデータと圧縮指示とがデータライ
ト信号およびダイレクトメモリアクセス応答信号ととも
に出力される。
について説明する。まず、FD記憶装置3にデータの書
込みを行う場合、CPU10はダイレクトメモリアクセ
ス制御回路13を介して外部記憶制御装置2に書込みデ
ータとともに該データを圧縮すべき旨を出力する。つま
り、ダイレクトメモリアクセス制御回路13からデータ
圧縮回路20に書込みデータと圧縮指示とがデータライ
ト信号およびダイレクトメモリアクセス応答信号ととも
に出力される。
【0018】データ圧縮回路20はその圧縮指示にした
がって書込みデータの圧縮を行い、その圧縮データをF
D記憶制御回路23に転送するとともに、圧縮識別信号
をコントロール回路22に出力する。コントロール回路
22はデータ圧縮回路20からの圧縮識別信号を検知す
ると、FD記憶駆動回路30による圧縮データおよび圧
縮識別符号の記録媒体への記録を行うようFD記憶制御
回路23をコントロールする。
がって書込みデータの圧縮を行い、その圧縮データをF
D記憶制御回路23に転送するとともに、圧縮識別信号
をコントロール回路22に出力する。コントロール回路
22はデータ圧縮回路20からの圧縮識別信号を検知す
ると、FD記憶駆動回路30による圧縮データおよび圧
縮識別符号の記録媒体への記録を行うようFD記憶制御
回路23をコントロールする。
【0019】一方、FD記憶装置3からデータの読出し
を行う場合、ダイレクトメモリアクセス制御回路13を
介してCPU10からデータの読出し要求が入力される
と、FD記憶制御回路23はFD記憶駆動回路30を制
御して記録媒体からデータを読出す。このとき、記録媒
体から読出された読出しデータが圧縮されていれば、そ
の読出しデータとともに圧縮識別符号も読出されるの
で、コントロール回路22からデータ伸張回路21に圧
縮識別信号が出力される。
を行う場合、ダイレクトメモリアクセス制御回路13を
介してCPU10からデータの読出し要求が入力される
と、FD記憶制御回路23はFD記憶駆動回路30を制
御して記録媒体からデータを読出す。このとき、記録媒
体から読出された読出しデータが圧縮されていれば、そ
の読出しデータとともに圧縮識別符号も読出されるの
で、コントロール回路22からデータ伸張回路21に圧
縮識別信号が出力される。
【0020】データ伸張回路21はダイレクトメモリア
クセス制御回路13からのデータリード信号およびダイ
レクトメモリアクセス応答信号とコントロール回路22
からの圧縮識別信号とにしたがって読出しデータの伸張
を行い、ダイレクトメモリアクセス制御回路13を介し
てRAM12に転送する。
クセス制御回路13からのデータリード信号およびダイ
レクトメモリアクセス応答信号とコントロール回路22
からの圧縮識別信号とにしたがって読出しデータの伸張
を行い、ダイレクトメモリアクセス制御回路13を介し
てRAM12に転送する。
【0021】これによって、従来ホストコンピュータ1
でソフトウェアによって行っていたデータの圧縮および
伸張をハードウェアであるデータ圧縮回路20およびデ
ータ伸張回路21で行うので、ホストコンピュータ1の
処理速度を向上させることができる。また、圧縮データ
とともに圧縮識別符号を記録することによって、記録媒
体に記録されたデータが圧縮データかまたは非圧縮デー
タかを識別することができるので、記録媒体からの非圧
縮データの読込みも可能となる。
でソフトウェアによって行っていたデータの圧縮および
伸張をハードウェアであるデータ圧縮回路20およびデ
ータ伸張回路21で行うので、ホストコンピュータ1の
処理速度を向上させることができる。また、圧縮データ
とともに圧縮識別符号を記録することによって、記録媒
体に記録されたデータが圧縮データかまたは非圧縮デー
タかを識別することができるので、記録媒体からの非圧
縮データの読込みも可能となる。
【0022】ここで、データ圧縮回路20によって圧縮
される書込みデータはいったん図示せぬバッファに蓄積
されてから圧縮され、またデータ伸張回路21によって
伸張される読出しデータもいったんバッファに蓄積され
てから伸張される。
される書込みデータはいったん図示せぬバッファに蓄積
されてから圧縮され、またデータ伸張回路21によって
伸張される読出しデータもいったんバッファに蓄積され
てから伸張される。
【0023】このように、データの圧縮および伸張を行
うデータ圧縮回路20およびデータ伸張回路21をハー
ドウェアで外部記憶制御装置2に設けることによって、
ホストコンピュータ1の処理速度を低下させることな
く、記録媒体の見掛け上の記憶容量を増大させることが
できる。
うデータ圧縮回路20およびデータ伸張回路21をハー
ドウェアで外部記憶制御装置2に設けることによって、
ホストコンピュータ1の処理速度を低下させることな
く、記録媒体の見掛け上の記憶容量を増大させることが
できる。
【0024】尚、本発明の一実施例ではFD記憶装置3
に対するデータの書込み読出し時の圧縮および伸張につ
いて述べたが、他の外部記憶装置にも適用できることは
明白であり、これに限定されない。
に対するデータの書込み読出し時の圧縮および伸張につ
いて述べたが、他の外部記憶装置にも適用できることは
明白であり、これに限定されない。
【0025】
【発明の効果】以上説明したように本発明の外部記憶制
御装置によれば、書込みデータを圧縮する回路と、読出
しデータを伸張する回路とを設けることによって、上位
装置の処理速度を低下させることなく、外部記憶媒体の
見掛け上の記憶容量を増大させることができるという効
果がある。
御装置によれば、書込みデータを圧縮する回路と、読出
しデータを伸張する回路とを設けることによって、上位
装置の処理速度を低下させることなく、外部記憶媒体の
見掛け上の記憶容量を増大させることができるという効
果がある。
【図1】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図2】従来例の構成を示すブロック図である。
1 ホストコンピュータ 2 外部記憶制御装置 3 フレキシブルディスク記憶装置 10 CPU 12 RAM 13 ダイレクトメモリアクセス制御回路 20 データ圧縮回路 21 データ伸張回路 22 フレキシブルディスク記憶制御回路コントロール
回路 23 フレキシブルディスク記憶制御回路
回路 23 フレキシブルディスク記憶制御回路
Claims (2)
- 【請求項1】 記憶媒体に書込む書込みデータを圧縮す
る圧縮手段と、前記記憶媒体から読出した読出しデータ
を伸張する伸張手段とを有することを特徴とする外部記
憶制御装置。 - 【請求項2】 前記圧縮手段によって圧縮された前記書
込みデータに前記圧縮手段による圧縮を示す識別情報を
付与する付与手段と、前記読出しデータに前記識別情報
を検出したときに前記伸張手段によって該読出しデータ
の伸張を行うよう制御する制御手段とを設けたことを特
徴とする請求項1記載の外部記憶制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10902192A JPH05282104A (ja) | 1992-04-01 | 1992-04-01 | 外部記憶制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10902192A JPH05282104A (ja) | 1992-04-01 | 1992-04-01 | 外部記憶制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05282104A true JPH05282104A (ja) | 1993-10-29 |
Family
ID=14499586
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10902192A Pending JPH05282104A (ja) | 1992-04-01 | 1992-04-01 | 外部記憶制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05282104A (ja) |
-
1992
- 1992-04-01 JP JP10902192A patent/JPH05282104A/ja active Pending
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