JPH0528023B2 - - Google Patents
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- JPH0528023B2 JPH0528023B2 JP59103997A JP10399784A JPH0528023B2 JP H0528023 B2 JPH0528023 B2 JP H0528023B2 JP 59103997 A JP59103997 A JP 59103997A JP 10399784 A JP10399784 A JP 10399784A JP H0528023 B2 JPH0528023 B2 JP H0528023B2
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- switching
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は密着型イメージセンサに関し、詳しく
は密着型イメージセンサの出力信号特性の向上を
はかる密着型イメージセンサに関する。
は密着型イメージセンサの出力信号特性の向上を
はかる密着型イメージセンサに関する。
密着型イメージセンサは、複数個の受光素子い
わゆる受光素子アレイと該素子アレイをスイツチ
ング走査する回路から構成されている。この受光
素子アレイはその長さを原稿幅と同一サイズと
し、原稿に密着させるようにしてもしくはオプチ
カルフアイバアレイまたはレンズアレイなどの光
学系を介して一対一結像により原稿を読み取るよ
うにしたものであり、MOS型イメージセンサあ
るいはCCDイメージセンサに較べて結像光路長
を短かくすることができ該密着型イメージセンサ
を具備する装置の大幅な小型化を達成できるもの
である。
わゆる受光素子アレイと該素子アレイをスイツチ
ング走査する回路から構成されている。この受光
素子アレイはその長さを原稿幅と同一サイズと
し、原稿に密着させるようにしてもしくはオプチ
カルフアイバアレイまたはレンズアレイなどの光
学系を介して一対一結像により原稿を読み取るよ
うにしたものであり、MOS型イメージセンサあ
るいはCCDイメージセンサに較べて結像光路長
を短かくすることができ該密着型イメージセンサ
を具備する装置の大幅な小型化を達成できるもの
である。
第１図は従来の密着型イメージセンサの特徴的
な部分を示す平面図であり、第２図は第１図のＡ
−A′線に沿つた断面図である。図示の如く密着
型イメージセンサ１０は絶縁性基板１１上に複数
の分割電極Ｔ１，Ｔ２，…，Tnを適宜の間隔を
あけて形成し、この分割電極Ｔ１乃至Tnの一部
に重ねて光導電性薄膜１２を形成し、さらにこの
薄膜１２の上に透明導電性薄膜１３を形成した積
層構造になつている。また、分割電極Ｔ１乃至
Tnの他端にはボンデイングワイヤＷ１，Ｗ２，
…，Wnを介してスイツチング回路１４が接続さ
れている。
な部分を示す平面図であり、第２図は第１図のＡ
−A′線に沿つた断面図である。図示の如く密着
型イメージセンサ１０は絶縁性基板１１上に複数
の分割電極Ｔ１，Ｔ２，…，Tnを適宜の間隔を
あけて形成し、この分割電極Ｔ１乃至Tnの一部
に重ねて光導電性薄膜１２を形成し、さらにこの
薄膜１２の上に透明導電性薄膜１３を形成した積
層構造になつている。また、分割電極Ｔ１乃至
Tnの他端にはボンデイングワイヤＷ１，Ｗ２，
…，Wnを介してスイツチング回路１４が接続さ
れている。
絶縁性基板１１としてはガラス、セラミツク、
表面を絶縁化した金属板、あるいはシリコンウエ
ハなどが、分割電極Ｔ１乃至TnとしてはCr、
Mo、Ｗ、TaあるいはNiなどが、また光導電性
薄膜１２としては水素化アモルフアスシリコン、
Se−As−Te、CdS、あるいはCdSeなどが、さら
に透明導電性薄膜１３としてはSnO2、In2O3など
がそれぞれ用いられる。なお、第１図および第２
図において、下側の分割電極Ｔ１乃至Tnと上側
の透明導電性薄膜１３とが交差する領域が受光素
子Ｌ１，Ｌ２，…Lnとしての機能を果たす部分
であり、光導電性薄膜１２全体が受光素子として
作用する訳ではない。
表面を絶縁化した金属板、あるいはシリコンウエ
ハなどが、分割電極Ｔ１乃至TnとしてはCr、
Mo、Ｗ、TaあるいはNiなどが、また光導電性
薄膜１２としては水素化アモルフアスシリコン、
Se−As−Te、CdS、あるいはCdSeなどが、さら
に透明導電性薄膜１３としてはSnO2、In2O3など
がそれぞれ用いられる。なお、第１図および第２
図において、下側の分割電極Ｔ１乃至Tnと上側
の透明導電性薄膜１３とが交差する領域が受光素
子Ｌ１，Ｌ２，…Lnとしての機能を果たす部分
であり、光導電性薄膜１２全体が受光素子として
作用する訳ではない。
次に、第３図は第１図および第２図に示した密
着型イメージセンサ１０の回路図である。この密
着型イメージセンサ１０は、それぞれフオトダイ
オードPD１，PD２，…，PDnとコンデンサPC
１，PC２，…，PCnの並列回路によつて等価的
に表わされる受光素子Ｌ１，Ｌ２，…，Ln上に
原稿像が結像されると、フオトダイオードPD１
乃至PD２にそれぞれ光強度に応じた光電流が流
れ、分割電極Ｔ１乃至Tnの浮遊容量およびMOS
トランジスタＳ１，Ｓ２，…，Snのドレインソ
ース間の接合容量などによつて形成される信号電
荷蓄積容量Ｃ１，Ｃ２，…，Cnに光電流の大き
さに対応する信号電荷がそれぞれ蓄積される。次
いで、シフトレジスタ１５によつてMOSトラン
ジスタＳ１，Ｓ２，…，Snが一定時間ずつ順次
オンにされるすなわちスイツチング走査される
と、各容量Ｃ１乃至Cnに蓄積された信号電荷が
信号出力線１６を介して負荷抵抗１７によつて放
電され、このときに負荷抵抗１７に流れる電流を
原稿の持つ画情報に対応する信号として取り出
す。なお、電源１８は各受光素子Ｌ１乃至Lnの
バイアス電源である。
着型イメージセンサ１０の回路図である。この密
着型イメージセンサ１０は、それぞれフオトダイ
オードPD１，PD２，…，PDnとコンデンサPC
１，PC２，…，PCnの並列回路によつて等価的
に表わされる受光素子Ｌ１，Ｌ２，…，Ln上に
原稿像が結像されると、フオトダイオードPD１
乃至PD２にそれぞれ光強度に応じた光電流が流
れ、分割電極Ｔ１乃至Tnの浮遊容量およびMOS
トランジスタＳ１，Ｓ２，…，Snのドレインソ
ース間の接合容量などによつて形成される信号電
荷蓄積容量Ｃ１，Ｃ２，…，Cnに光電流の大き
さに対応する信号電荷がそれぞれ蓄積される。次
いで、シフトレジスタ１５によつてMOSトラン
ジスタＳ１，Ｓ２，…，Snが一定時間ずつ順次
オンにされるすなわちスイツチング走査される
と、各容量Ｃ１乃至Cnに蓄積された信号電荷が
信号出力線１６を介して負荷抵抗１７によつて放
電され、このときに負荷抵抗１７に流れる電流を
原稿の持つ画情報に対応する信号として取り出
す。なお、電源１８は各受光素子Ｌ１乃至Lnの
バイアス電源である。
ところで、従来の密着型イメージセンサ１０は
MOSトランジスタＳ１乃至Snをスイツチング走
査して各信号電荷蓄積容量Ｃ１乃至Cnに蓄積さ
れた信号電荷の放電を出力としているため、各
MOSトランジスタＳ１乃至Snをオンしたときに
生じるスパイクノイズがゲートから信号出力線１
６に雑音電荷として混入してしまうことがある。
例えば、容量Ｃ１に蓄積された信号電荷量を１
〔pC〕、MOSトランジスタＳ１のゲート電圧を５
〔Ｖ〕、ゲート−ソース間の接合容量を１〔pF〕と
すると、スパイクノイズによつて信号出力線１６
に混入する雑音電荷量は１〔pF〕×５〔Ｖ〕＝５
〔pC〕となり、信号電荷よりも大きくなつてしま
う。また、各容量Ｃ１乃至Cnの信号電荷を放電
する時間はわずか１〔μ秒〕以下であり、放電に
よつて抵抗１７に流れる電流は微弱である。この
ため従来はノイズキヤンセル回路および高速高利
得の増幅器を必要としていたために、密着型イメ
ージセンサ１０を具備した装置の小型化をはかれ
ないという問題があつた。
MOSトランジスタＳ１乃至Snをスイツチング走
査して各信号電荷蓄積容量Ｃ１乃至Cnに蓄積さ
れた信号電荷の放電を出力としているため、各
MOSトランジスタＳ１乃至Snをオンしたときに
生じるスパイクノイズがゲートから信号出力線１
６に雑音電荷として混入してしまうことがある。
例えば、容量Ｃ１に蓄積された信号電荷量を１
〔pC〕、MOSトランジスタＳ１のゲート電圧を５
〔Ｖ〕、ゲート−ソース間の接合容量を１〔pF〕と
すると、スパイクノイズによつて信号出力線１６
に混入する雑音電荷量は１〔pF〕×５〔Ｖ〕＝５
〔pC〕となり、信号電荷よりも大きくなつてしま
う。また、各容量Ｃ１乃至Cnの信号電荷を放電
する時間はわずか１〔μ秒〕以下であり、放電に
よつて抵抗１７に流れる電流は微弱である。この
ため従来はノイズキヤンセル回路および高速高利
得の増幅器を必要としていたために、密着型イメ
ージセンサ１０を具備した装置の小型化をはかれ
ないという問題があつた。
さらに、分割電極Ｔ１乃至Tnは基板１上に高
密度で並設されているので、隣接する分割電極間
の線間容量は無視できない大きさになつている。
例えば、各分割電極Ｔ１乃至Tnの幅を70〔μm〕、
長さを２〔cm〕、分間電極の並設間隔を125〔μm〕
としたとき、線間容量は１乃至３〔pF〕になる。
第４図はかかる線間容量を考慮した密着型イメー
ジセンサの回路図である。第４図に示したように
MOSトランジスタＳ１をオンにして信号電荷蓄
積容量Ｃ１の信号電荷を放電するときに、線間容
量C′を介して他の容量Ｃ２，Ｃ３が放電されてし
まい信号電荷にクロストークを生じてしまうとい
う問題があつた。
密度で並設されているので、隣接する分割電極間
の線間容量は無視できない大きさになつている。
例えば、各分割電極Ｔ１乃至Tnの幅を70〔μm〕、
長さを２〔cm〕、分間電極の並設間隔を125〔μm〕
としたとき、線間容量は１乃至３〔pF〕になる。
第４図はかかる線間容量を考慮した密着型イメー
ジセンサの回路図である。第４図に示したように
MOSトランジスタＳ１をオンにして信号電荷蓄
積容量Ｃ１の信号電荷を放電するときに、線間容
量C′を介して他の容量Ｃ２，Ｃ３が放電されてし
まい信号電荷にクロストークを生じてしまうとい
う問題があつた。
本発明は上記実情に鑑みてなされたもので、ノ
イズキヤンセル回路および増幅回路などの外部回
路を必要とせずに、雑音電荷が発生せず、原稿の
持つ画情報に対応する十分な大きさの信号を得る
ことができ、さらに分割電極の線間容量によるク
ロストークが生じない密着型イメージセンサを提
供することを目的とする。
イズキヤンセル回路および増幅回路などの外部回
路を必要とせずに、雑音電荷が発生せず、原稿の
持つ画情報に対応する十分な大きさの信号を得る
ことができ、さらに分割電極の線間容量によるク
ロストークが生じない密着型イメージセンサを提
供することを目的とする。
上記目的を達成するため、本願発明によれば、
基板上に複数の分割電極を設け、この上に順次光
導電体および透明導電体を積層して複数の受光素
子を形成し、光照射によつて該複数の受光素子に
蓄積された電荷を信号出力線を介して出力する密
着型イメージセンサにおいて、前記複数の受光素
子を複数の受光素子群に分けるとともに、各受光
素子群に対応して、オンすることにより各受光素
子に蓄積された電荷をそれぞれ放電する複数の第
１のスイツチング回路と、相補型MOSトランジ
スタによつて構成された高入力インピーダンスの
電圧フオロア回路からなり、各受光素子に蓄積さ
れた電荷に対応する電圧をそれぞれ出力する複数
のバツフアアンプと、ゲートに極性が異なる駆動
信号が与えられる相補型MOSトランジスタから
なり、該駆動信号により順次オンして前記複数の
バツフアアンプの出力を順次取り出す複数の第２
のスイツチング回路とゲートに極性が異なる駆動
信号が与えられる相補型MOSトランジスタから
なり、前記第２のスイツチング回路の出力が共通
接続されるとともに、前記第２のスイツチング回
路の駆動時にオンとなり、前記第２のスイツチン
グ回路の出力を前記信号出力線に出力する第３の
スイツチ回路とを設けて構成される。
基板上に複数の分割電極を設け、この上に順次光
導電体および透明導電体を積層して複数の受光素
子を形成し、光照射によつて該複数の受光素子に
蓄積された電荷を信号出力線を介して出力する密
着型イメージセンサにおいて、前記複数の受光素
子を複数の受光素子群に分けるとともに、各受光
素子群に対応して、オンすることにより各受光素
子に蓄積された電荷をそれぞれ放電する複数の第
１のスイツチング回路と、相補型MOSトランジ
スタによつて構成された高入力インピーダンスの
電圧フオロア回路からなり、各受光素子に蓄積さ
れた電荷に対応する電圧をそれぞれ出力する複数
のバツフアアンプと、ゲートに極性が異なる駆動
信号が与えられる相補型MOSトランジスタから
なり、該駆動信号により順次オンして前記複数の
バツフアアンプの出力を順次取り出す複数の第２
のスイツチング回路とゲートに極性が異なる駆動
信号が与えられる相補型MOSトランジスタから
なり、前記第２のスイツチング回路の出力が共通
接続されるとともに、前記第２のスイツチング回
路の駆動時にオンとなり、前記第２のスイツチン
グ回路の出力を前記信号出力線に出力する第３の
スイツチ回路とを設けて構成される。
以下、本発明の実施例を添付図面を参照して詳
細に説明する。
細に説明する。
第５図は本発明に係る密着型イメージセンサの
回路図である。なお、第５図において第３図と同
様の機能を果たす部分については同一の符号を符
している。また、本発明による密着型イメージセ
ンサはｌ個の受光素子毎に複数のブロツク２０，
３０，…，９０に分割して形成されており、各ブ
ロツクは同一の構成であるので、ブロツク２０に
ついてのみ説明する。
回路図である。なお、第５図において第３図と同
様の機能を果たす部分については同一の符号を符
している。また、本発明による密着型イメージセ
ンサはｌ個の受光素子毎に複数のブロツク２０，
３０，…，９０に分割して形成されており、各ブ
ロツクは同一の構成であるので、ブロツク２０に
ついてのみ説明する。
信号電荷を蓄積する信号電荷蓄積容量Ｃ１，Ｃ
２，…，Clには該信号電荷を放電し、受光素子Ｌ
１乃至Llをリセツトする第１のスイツチング回路
Ｓ１１，Ｓ１２，…，Ｓ１ｌが接続されている。
また、それぞれフオトダイオードPD１，PD２，
…，PDlとコンデンサPC１，PC２，…，PClの
並列回路によつて表わされる受光素子Ｌ１，Ｌ
２，…，Llは、その一方が共通に結線されて電源
１８のマイナス側に接続されており他方がそれぞ
れ増幅器Ａ１，Ａ２，…，Alを介して第２のス
イツチング回路Ｓ２１，Ｓ２２，…，Ｓ２ｌに接
続されている。さらに、各受光素子Ｌ１乃至Llは
第３のスイツチング回路Ｓ３を介して信号出力線
１６に接続されている。 増幅器Ａ１乃至Alは
第６図に示すような回路を有する電圧フオロワ回
路であり、入力インピーダンスが高く、出力イン
ピーダンスが低くなつている。したがつて、増幅
器Ａ１乃至Alは非反転入力端子＋に印加された
電圧にほぼ等しい電圧を出力する、すなわち信号
電荷蓄積容量Ｃ１乃至Clの信号電荷を放電させる
ことなく保持することができる。
２，…，Clには該信号電荷を放電し、受光素子Ｌ
１乃至Llをリセツトする第１のスイツチング回路
Ｓ１１，Ｓ１２，…，Ｓ１ｌが接続されている。
また、それぞれフオトダイオードPD１，PD２，
…，PDlとコンデンサPC１，PC２，…，PClの
並列回路によつて表わされる受光素子Ｌ１，Ｌ
２，…，Llは、その一方が共通に結線されて電源
１８のマイナス側に接続されており他方がそれぞ
れ増幅器Ａ１，Ａ２，…，Alを介して第２のス
イツチング回路Ｓ２１，Ｓ２２，…，Ｓ２ｌに接
続されている。さらに、各受光素子Ｌ１乃至Llは
第３のスイツチング回路Ｓ３を介して信号出力線
１６に接続されている。 増幅器Ａ１乃至Alは
第６図に示すような回路を有する電圧フオロワ回
路であり、入力インピーダンスが高く、出力イン
ピーダンスが低くなつている。したがつて、増幅
器Ａ１乃至Alは非反転入力端子＋に印加された
電圧にほぼ等しい電圧を出力する、すなわち信号
電荷蓄積容量Ｃ１乃至Clの信号電荷を放電させる
ことなく保持することができる。
第１、第２、および第３のスイツチング回路Ｓ
１１乃至Ｓ１ｌ，Ｓ２１乃至Ｓ２ｌ，Ｓ３はシフ
トレジスタ１５によつて適宜のタイミングでオン
オフ制御されるようになつている。第２および第
３のスイツチング回路Ｓ２１乃至Ｓ２ｌおよびＳ
３はそれぞれCMOSトランジスタ（相補形MOS
トランジスタ）とインバータから構成されてお
り、該スイツチング回路のオンオフ制御時におけ
るスパイクノイズの発生を防ぎ、信号電荷蓄積容
量Ｃ１乃至Clの信号電荷に雑音電荷が混入しない
ようにする。すなわち、第２および第３のスイツ
チング回路Ｓ２１乃至Ｓ２ｌおよびＳ３はｎチヤ
ンネルのMOSトランジスタとｐチヤンネルの
MOSトランジスタを接続することにより、制御
回路１５から各ゲートに加えられる信号が互いに
逆極性となり、ゲートを閉じたときに信号出力線
１６に生じるスパイクノイズが互いに打ち消され
て小さくなる。また、第３のスイツチング回路Ｓ
３は該スイツチング回路Ｓ３に接続された信号電
荷蓄積容量Ｃ１乃至Clの信号電荷を出力するとき
のみ閉じ、信号電荷の出力時以外には開いておく
ことにより、信号電荷の高速出力を実現するよう
になつている。すなわち、従来の密着型イメージ
センサの様に信号出力線１６に対して全受光素子
を並列に接続すると回路の負荷容量は第２のスイ
ツチング回路Ｓ２１乃至Ｓ２ｎの接合容量の総和
となり、信号電荷の出力速度を著しく低下させて
しまう。例えば、第２のスイツチング回路の接合
容量を数10乃至数100〔pF〕とすると、負荷容量
は数1000乃至数10000〔pF〕になつてしまう。そ
こで本発明のように複数の受光素子毎に該素子と
信号出力線１６の間に第３のスイツチング回路Ｓ
３を設け、スイツチング回路Ｓ３に対応する受光
素子Ｌ１乃至Llの信号電荷を出力するときにのみ
該スイツチング回路Ｓ３を閉じることにより、少
なくとも信号電荷出力時における負荷容量を小さ
くし、信号電荷に対応する電圧の高速出力を可能
にしている。
１１乃至Ｓ１ｌ，Ｓ２１乃至Ｓ２ｌ，Ｓ３はシフ
トレジスタ１５によつて適宜のタイミングでオン
オフ制御されるようになつている。第２および第
３のスイツチング回路Ｓ２１乃至Ｓ２ｌおよびＳ
３はそれぞれCMOSトランジスタ（相補形MOS
トランジスタ）とインバータから構成されてお
り、該スイツチング回路のオンオフ制御時におけ
るスパイクノイズの発生を防ぎ、信号電荷蓄積容
量Ｃ１乃至Clの信号電荷に雑音電荷が混入しない
ようにする。すなわち、第２および第３のスイツ
チング回路Ｓ２１乃至Ｓ２ｌおよびＳ３はｎチヤ
ンネルのMOSトランジスタとｐチヤンネルの
MOSトランジスタを接続することにより、制御
回路１５から各ゲートに加えられる信号が互いに
逆極性となり、ゲートを閉じたときに信号出力線
１６に生じるスパイクノイズが互いに打ち消され
て小さくなる。また、第３のスイツチング回路Ｓ
３は該スイツチング回路Ｓ３に接続された信号電
荷蓄積容量Ｃ１乃至Clの信号電荷を出力するとき
のみ閉じ、信号電荷の出力時以外には開いておく
ことにより、信号電荷の高速出力を実現するよう
になつている。すなわち、従来の密着型イメージ
センサの様に信号出力線１６に対して全受光素子
を並列に接続すると回路の負荷容量は第２のスイ
ツチング回路Ｓ２１乃至Ｓ２ｎの接合容量の総和
となり、信号電荷の出力速度を著しく低下させて
しまう。例えば、第２のスイツチング回路の接合
容量を数10乃至数100〔pF〕とすると、負荷容量
は数1000乃至数10000〔pF〕になつてしまう。そ
こで本発明のように複数の受光素子毎に該素子と
信号出力線１６の間に第３のスイツチング回路Ｓ
３を設け、スイツチング回路Ｓ３に対応する受光
素子Ｌ１乃至Llの信号電荷を出力するときにのみ
該スイツチング回路Ｓ３を閉じることにより、少
なくとも信号電荷出力時における負荷容量を小さ
くし、信号電荷に対応する電圧の高速出力を可能
にしている。
次に本発明による密着型イメージセンサの動作
について説明すると、まず原稿像が各受光素子Ｌ
１乃至Ll上に結像されると光強度に対応した光電
流がフオトダイオードPD１乃至PDlに流れ、各
信号電荷蓄積容量Ｃ１乃至Clに信号電荷が蓄積さ
れる。このとき、各増幅器Ａ１乃至Alの出力電
圧は容量Ｃ１乃至Clに蓄積された信号電荷に対応
した大きさになつている。次いで、第３のスイツ
チング回路Ｓ３をオンにするとともに第２のスイ
ツチング回路Ｓ２１乃至Ｓ２ｌを順次オンにして
各増幅器Ａ１乃至Alの出力電圧すなわち各容量
Ｃ１乃至Clの信号電荷に対応する大きさの電圧を
信号出力線１６を介して出力する。さらに、第２
のスイツチング回路Ｓ２１乃至Ｓ２ｌのスイツチ
ング走査より適宜の時間だけ遅延させて、すなわ
ちスイツチング素子Ｓ２３がオンになつたときに
第１のスイツチング回路Ｓ１１乃至Ｓ１ｌのスイ
ツチング走査を開始し、各信号電荷蓄積容量Ｃ１
乃至Clの信号電荷を放電して、受光素子Ｌ１乃至
Llをリセツトする。
について説明すると、まず原稿像が各受光素子Ｌ
１乃至Ll上に結像されると光強度に対応した光電
流がフオトダイオードPD１乃至PDlに流れ、各
信号電荷蓄積容量Ｃ１乃至Clに信号電荷が蓄積さ
れる。このとき、各増幅器Ａ１乃至Alの出力電
圧は容量Ｃ１乃至Clに蓄積された信号電荷に対応
した大きさになつている。次いで、第３のスイツ
チング回路Ｓ３をオンにするとともに第２のスイ
ツチング回路Ｓ２１乃至Ｓ２ｌを順次オンにして
各増幅器Ａ１乃至Alの出力電圧すなわち各容量
Ｃ１乃至Clの信号電荷に対応する大きさの電圧を
信号出力線１６を介して出力する。さらに、第２
のスイツチング回路Ｓ２１乃至Ｓ２ｌのスイツチ
ング走査より適宜の時間だけ遅延させて、すなわ
ちスイツチング素子Ｓ２３がオンになつたときに
第１のスイツチング回路Ｓ１１乃至Ｓ１ｌのスイ
ツチング走査を開始し、各信号電荷蓄積容量Ｃ１
乃至Clの信号電荷を放電して、受光素子Ｌ１乃至
Llをリセツトする。
次に本発明による密着型イメージセンサのSN
比を算出する。光照射によつて受光素子Ｌ１に流
れる光電流を１〔nA〕、信号電荷蓄積容量Ｃ１の
蓄積時間を１〔ｍ秒〕とすると、１〔pF〕の容量
Ｃ１に１〔nA〕×１〔ｍ秒〕＝１〔pC〕の信号電荷
が蓄積され、増幅器Ａ１の出力電圧は１〔pC〕／
１〔pF〕＝１〔Ｖ〕になる。一方、第２のスイツチ
ング回路Ｓ２１の接合容量すなわちｎチヤンネル
のMOSトランジスタとｐチヤンネルのMOSトラ
ンジスタの各々のゲート−ソース間の接合容量の
差を0.1〔pF〕、ゲート電圧を５〔Ｖ〕とするとスパ
イクノイズによつて生じる雑音電荷量は0.1〔pF〕
×５〔Ｖ〕＝0.5〔pC〕となり、出力信号線１６の容
量を100〔pF〕とすると、雑音電荷量は0.5
〔pC〕／100〔pF〕＝0.005〔Ｖ〕に相当する。した
がつて、信号電荷のSN比は１／0.005＝200すな
わち46〔dB〕になる。また、信号電荷出力すなわ
ち増幅器Ａ１乃至Alの出力電圧を出力するとき
には信号電荷蓄積容量Ｃ１乃至Clの充放電がない
ので、隣接する受光素子間の線間容量を介しての
電荷の移動が全くない。したがつてクロストーク
の発生することはない。
比を算出する。光照射によつて受光素子Ｌ１に流
れる光電流を１〔nA〕、信号電荷蓄積容量Ｃ１の
蓄積時間を１〔ｍ秒〕とすると、１〔pF〕の容量
Ｃ１に１〔nA〕×１〔ｍ秒〕＝１〔pC〕の信号電荷
が蓄積され、増幅器Ａ１の出力電圧は１〔pC〕／
１〔pF〕＝１〔Ｖ〕になる。一方、第２のスイツチ
ング回路Ｓ２１の接合容量すなわちｎチヤンネル
のMOSトランジスタとｐチヤンネルのMOSトラ
ンジスタの各々のゲート−ソース間の接合容量の
差を0.1〔pF〕、ゲート電圧を５〔Ｖ〕とするとスパ
イクノイズによつて生じる雑音電荷量は0.1〔pF〕
×５〔Ｖ〕＝0.5〔pC〕となり、出力信号線１６の容
量を100〔pF〕とすると、雑音電荷量は0.5
〔pC〕／100〔pF〕＝0.005〔Ｖ〕に相当する。した
がつて、信号電荷のSN比は１／0.005＝200すな
わち46〔dB〕になる。また、信号電荷出力すなわ
ち増幅器Ａ１乃至Alの出力電圧を出力するとき
には信号電荷蓄積容量Ｃ１乃至Clの充放電がない
ので、隣接する受光素子間の線間容量を介しての
電荷の移動が全くない。したがつてクロストーク
の発生することはない。
以上説明したように本発明によれば、各受光素
子毎にバツフアアンプを設け、かつ、このバツフ
アアンプを相補型MOSトランジスタによつて構
成された高入力インピーダンスの電圧フオロア回
路から構成し、更にバツフアアンプの出力を取り
出す第２および第３のスイツチング回路としてゲ
ートに極性が異なる駆動信号が与えられる相補型
MOSトランジスタを用いて構成するようにした
ので、 １ 簡単な構成でスイツチングノイズの発生を防
ぎ、信号電荷に雑音電荷が混入しないようにす
ることができる ２ ノイズキヤンセル回路等を必要とせずに、良
好なSN比が得られる 等の効果を奏する。
子毎にバツフアアンプを設け、かつ、このバツフ
アアンプを相補型MOSトランジスタによつて構
成された高入力インピーダンスの電圧フオロア回
路から構成し、更にバツフアアンプの出力を取り
出す第２および第３のスイツチング回路としてゲ
ートに極性が異なる駆動信号が与えられる相補型
MOSトランジスタを用いて構成するようにした
ので、 １ 簡単な構成でスイツチングノイズの発生を防
ぎ、信号電荷に雑音電荷が混入しないようにす
ることができる ２ ノイズキヤンセル回路等を必要とせずに、良
好なSN比が得られる 等の効果を奏する。
第１図は従来の密着型イメージセンサの特徴的
な部分を示す平面図、第２図は第１図のＡ−
A′線に沿つた断面図、第３図は従来の密着型イ
メージセンサの回路図、第４図は分割電極間の線
間容量を考慮したときの密着型イメージセンサの
回路図、第５図は本発明に係る密着型イメージセ
ンサの回路図、第６図は第５図に示した増幅器の
回路図である。 １５……シフトレジスタ、１６……信号出力
線、１８……電源、Ｌ１乃至Ll……受光素子、
PD１乃至PDl……フオトダイオード、PC１乃至
PCl……コンデンサ、Ｃ１乃至Cl……信号電荷蓄
積容量、Ａ１乃至Al……増幅器、Ｓ１１乃至Ｓ
１ｌ……第１のスイツチング回路、Ｓ２１乃至Ｓ
２ｌ……第２のスイツチング回路、Ｓ３……第３
のスイツチング回路。
な部分を示す平面図、第２図は第１図のＡ−
A′線に沿つた断面図、第３図は従来の密着型イ
メージセンサの回路図、第４図は分割電極間の線
間容量を考慮したときの密着型イメージセンサの
回路図、第５図は本発明に係る密着型イメージセ
ンサの回路図、第６図は第５図に示した増幅器の
回路図である。 １５……シフトレジスタ、１６……信号出力
線、１８……電源、Ｌ１乃至Ll……受光素子、
PD１乃至PDl……フオトダイオード、PC１乃至
PCl……コンデンサ、Ｃ１乃至Cl……信号電荷蓄
積容量、Ａ１乃至Al……増幅器、Ｓ１１乃至Ｓ
１ｌ……第１のスイツチング回路、Ｓ２１乃至Ｓ
２ｌ……第２のスイツチング回路、Ｓ３……第３
のスイツチング回路。
Claims (1)
- 【特許請求の範囲】 １ 基板上に複数の分割電極を設け、この上に順
次光導電体および透明導電体を積層して複数の受
光素子を形成し、光照射によつて該複数の受光素
子に蓄積された電荷を信号出力線を介して出力す
る密着型イメージセンサにおいて、 前記複数の受光素子を複数の受光素子群に分け
るとともに、各受光素子群に対応して、 オンすることにより各受光素子に蓄積された電
荷をそれぞれ放電する複数の第１のスイツチング
回路と、 相補型MOSトランジスタによつて構成された
高入力インピーダンスの電圧フオロア回路からな
り、各受光素子に蓄積された電荷に対応する電圧
をそれぞれ出力する複数のバツフアアンプと、 ゲートに極性が異なる駆動信号が与えられる相
補型MOSトランジスタからなり、該駆動信号に
より順次オンして前記複数のバツフアアンプの出
力を順次取り出す複数の第２のスイツチング回路
と、 ゲートに極性が異なる駆動信号が与えられる相
補型MOSトランジスタからなり、前記第２のス
イツチング回路の出力が共通接続されるととも
に、前記第２のスイツチング回路の駆動時にオン
となり、前記第２のスイツチング回路の出力を前
記信号出力線に出力する第３のスイツチ回路と を設けたことを特徴とする密着型イメージセン
サ。 ２ 前記複数の第１のスイツチング回路は、前記
複数の第２のスイツチング回路の順次オン動作か
ら所定時間遅延して順次オンにされることを特徴
とする特許請求の範囲第１項記載の密着型イメー
ジセンサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59103997A JPS60248063A (ja) | 1984-05-23 | 1984-05-23 | 密着型イメ−ジセンサ |
| US07/063,779 US4797571A (en) | 1984-05-23 | 1987-06-18 | Contact type image sensor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59103997A JPS60248063A (ja) | 1984-05-23 | 1984-05-23 | 密着型イメ−ジセンサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60248063A JPS60248063A (ja) | 1985-12-07 |
| JPH0528023B2 true JPH0528023B2 (ja) | 1993-04-23 |
Family
ID=14368929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59103997A Granted JPS60248063A (ja) | 1984-05-23 | 1984-05-23 | 密着型イメ−ジセンサ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4797571A (ja) |
| JP (1) | JPS60248063A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62183171A (ja) * | 1986-02-06 | 1987-08-11 | Nec Corp | 光センサ駆動用集積回路 |
| US7423280B2 (en) | 2004-08-09 | 2008-09-09 | Quad/Tech, Inc. | Web inspection module including contact image sensors |
| US9167182B2 (en) | 2011-09-26 | 2015-10-20 | Semiconductor Components Industries, Llc | Charge sensing in image sensors with output channel having multiple-gain output paths |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6069968A (ja) * | 1983-09-26 | 1985-04-20 | Toshiba Corp | イメ−ジセンサ |
| JPS6069969A (ja) * | 1983-09-26 | 1985-04-20 | Toshiba Corp | イメ−ジセンサ |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3588635A (en) * | 1969-04-02 | 1971-06-28 | Rca Corp | Integrated circuit |
| JPS5797776A (en) * | 1980-12-10 | 1982-06-17 | Fuji Xerox Co Ltd | Image pickup device for reading original |
| JPS5884568A (ja) * | 1981-11-13 | 1983-05-20 | Fuji Xerox Co Ltd | 原稿読取装置 |
| JPS58131765A (ja) * | 1982-01-29 | 1983-08-05 | Fuji Xerox Co Ltd | 原稿読取装置 |
| US4575638A (en) * | 1982-05-04 | 1986-03-11 | Nec Corporation | Thin film photoelectric converting device |
-
1984
- 1984-05-23 JP JP59103997A patent/JPS60248063A/ja active Granted
-
1987
- 1987-06-18 US US07/063,779 patent/US4797571A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6069968A (ja) * | 1983-09-26 | 1985-04-20 | Toshiba Corp | イメ−ジセンサ |
| JPS6069969A (ja) * | 1983-09-26 | 1985-04-20 | Toshiba Corp | イメ−ジセンサ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60248063A (ja) | 1985-12-07 |
| US4797571A (en) | 1989-01-10 |
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