JPH0527009A - 表示装置 - Google Patents
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- JPH0527009A JPH0527009A JP3203431A JP20343191A JPH0527009A JP H0527009 A JPH0527009 A JP H0527009A JP 3203431 A JP3203431 A JP 3203431A JP 20343191 A JP20343191 A JP 20343191A JP H0527009 A JPH0527009 A JP H0527009A
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Abstract
(57)【要約】
【目的】 残像時間を自由に制御できるようにするとと
もに、通常のテレビ画面でも表示できる表示装置を得
る。 【構成】 ＣＰＵ２５によって自由にトレイル回路１９
の係数を変えることができるようにし、かつ、ラスタ走
査に対応できるようにする。
もに、通常のテレビ画面でも表示できる表示装置を得
る。 【構成】 ＣＰＵ２５によって自由にトレイル回路１９
の係数を変えることができるようにし、かつ、ラスタ走
査に対応できるようにする。
Description
【０００１】
【産業上の利用分野】この発明は、レーダービデオを表
示する表示装置に関するものである。
示する表示装置に関するものである。
【０００２】
【従来の技術】図６は例えば特公平１−４９９０６号公
報に示された従来のレーダビデオ表示装置を示すブロッ
ク図である。図において、１は入力データビデオＳR を
Ａ／Ｄ変換するためのＡ／Ｄ変換器、２は所定の閾値を
越えた信号のみが出力される閾値判定回路、３は後述す
る航跡発生メモリの読み出し出力に所定の演算操作を施
して得られる信号と前記Ａ／Ｄ変換器１の出力とを加算
する加算回路、４は加算回路３の加算出力が書き込み入
力として入力される航跡発生メモリ、５は前述したよう
に航跡発生メモリ４の読み出し出力に所定の演算操作を
施す演算回路、６は航跡発生メモリ４からの出力データ
と最新データである生の受信信号とを加算合成する合成
回路、７は合成回路６からの加算合成出力にＤ／Ａ変換
を施し、アナログのディスプレイ信号Ｓd として、ＣＲ
Ｔ等に出力するＤ／Ａ変換器である。
報に示された従来のレーダビデオ表示装置を示すブロッ
ク図である。図において、１は入力データビデオＳR を
Ａ／Ｄ変換するためのＡ／Ｄ変換器、２は所定の閾値を
越えた信号のみが出力される閾値判定回路、３は後述す
る航跡発生メモリの読み出し出力に所定の演算操作を施
して得られる信号と前記Ａ／Ｄ変換器１の出力とを加算
する加算回路、４は加算回路３の加算出力が書き込み入
力として入力される航跡発生メモリ、５は前述したよう
に航跡発生メモリ４の読み出し出力に所定の演算操作を
施す演算回路、６は航跡発生メモリ４からの出力データ
と最新データである生の受信信号とを加算合成する合成
回路、７は合成回路６からの加算合成出力にＤ／Ａ変換
を施し、アナログのディスプレイ信号Ｓd として、ＣＲ
Ｔ等に出力するＤ／Ａ変換器である。
【０００３】次に動作について説明する。従来のレーダ
ビデオ表示装置は、航跡発生メモリ４で入力レーダビデ
オと同一距離、同一方向の番地により指定されるメモリ
エリアのデータを読み出し、演算回路５において１より
小さい一定数倍を掛け算し、この演算回路５の出力と閾
値判定回路２の出力とを加算して、再度航跡発生メモリ
４の読み出しと同一の番地のメモリエリアを記憶する。
このような処理が、レーダスキャン毎に行なわれ、航跡
発生メモリ４の加算出力データとＡ／Ｄ変換器１を介し
て直接入力される入力レーダビデオの最新データを合成
回路６で合成し、Ｄ／Ａ変換器７でＤ／Ａ変換してＣＲ
Ｔ等の表示器に表示するものである。
ビデオ表示装置は、航跡発生メモリ４で入力レーダビデ
オと同一距離、同一方向の番地により指定されるメモリ
エリアのデータを読み出し、演算回路５において１より
小さい一定数倍を掛け算し、この演算回路５の出力と閾
値判定回路２の出力とを加算して、再度航跡発生メモリ
４の読み出しと同一の番地のメモリエリアを記憶する。
このような処理が、レーダスキャン毎に行なわれ、航跡
発生メモリ４の加算出力データとＡ／Ｄ変換器１を介し
て直接入力される入力レーダビデオの最新データを合成
回路６で合成し、Ｄ／Ａ変換器７でＤ／Ａ変換してＣＲ
Ｔ等の表示器に表示するものである。
【０００４】
【発明が解決しようとする課題】従来のレーダビデオ表
示装置は以上のように構成されており、演算回路の係数
が一定であるので、残像時間を自由に制御できず、決ま
ったトレイル処理しかできなかったり、通常のテレビ画
面にはビデオを表示できず、また、瞬時に表示画面を拡
大，縮小することができないなどの問題点があった。
示装置は以上のように構成されており、演算回路の係数
が一定であるので、残像時間を自由に制御できず、決ま
ったトレイル処理しかできなかったり、通常のテレビ画
面にはビデオを表示できず、また、瞬時に表示画面を拡
大，縮小することができないなどの問題点があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、残像時間を自由に制御できるよ
うにするとともに、通常のテレビ画面にレーダビデオを
表示できる表示装置を得ることを目的とする。
ためになされたもので、残像時間を自由に制御できるよ
うにするとともに、通常のテレビ画面にレーダビデオを
表示できる表示装置を得ることを目的とする。
【０００６】また、瞬時に表示画面を拡大，縮小すると
ともに、任意の位置に移動してもモニタの表示分解能に
劣化を与えない表示装置を得ることを目的とする。
ともに、任意の位置に移動してもモニタの表示分解能に
劣化を与えない表示装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係る表示装置
は、ＣＰＵによって自由にトレイル回路の係数を変える
ことができるようにし、かつ、ラスタ走査に対応できる
ようにしたものである。
は、ＣＰＵによって自由にトレイル回路の係数を変える
ことができるようにし、かつ、ラスタ走査に対応できる
ようにしたものである。
【０００８】また、この発明に係る表示装置は、ラスタ
の表示容量以上の大容量メモリを使用したものである。
の表示容量以上の大容量メモリを使用したものである。
【０００９】
【作用】この発明における表示装置は、ＣＰＵによって
自由にトレイル係数を変えることができるので、一瞬
（６０Hzノンインタレース型表示の場合約１６．７ｍ
ｓ）で全部のデータをクリアすることができたり、ラス
タスキャン２回に対して１度書き込みをするような間び
きができるなど、残像時間を自由に制御することができ
る。
自由にトレイル係数を変えることができるので、一瞬
（６０Hzノンインタレース型表示の場合約１６．７ｍ
ｓ）で全部のデータをクリアすることができたり、ラス
タスキャン２回に対して１度書き込みをするような間び
きができるなど、残像時間を自由に制御することができ
る。
【００１０】また、この発明における表示装置は、アド
レス加算機能を持つマルチプレクサと、ラスタの表示分
解能以上の大容量のメモリを使用するので、瞬時に表示
画面を拡大，縮小できると共に、任意の位置に移動して
もモニタの表示分解能に劣化を与えることがない。
レス加算機能を持つマルチプレクサと、ラスタの表示分
解能以上の大容量のメモリを使用するので、瞬時に表示
画面を拡大，縮小できると共に、任意の位置に移動して
もモニタの表示分解能に劣化を与えることがない。
【００１１】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例による表示装置を示す
構成図であり、図において、１０は数種のレーダビデオ
の中から１つを取り出して選択したり、合成したりする
切り換え及び合成回路、１は切り換え及び合成回路１０
から出力されたアナログのレーダビデオ信号をディジタ
ル信号に変えるＡ／Ｄ変換器、１１はレンジクロックジ
ェネレータ、１２はｓｉｎＲＯＭ，１３はｓｉｎＲＯＭ
１２の出力とレンジクロックジェネレータ１１の出力を
乗算する乗算器、１４は乗算器１３によって乗算された
結果を表示レンジに対応した値に拡大または縮小する拡
大，縮小器（以下、ＥＸＰと称す）、３はＥＸＰ１４の
出力と、コントロールシステム２３からのオフセット値
Ｘを加算する加算回路である。また、１５はｃｏｓＲＯ
Ｍであり、乗算器１３、ＥＸＰ１４、加算回路３の順で
ｓｉｎＲＯＭ系と同様の処理を行っている。そして、こ
のような処理によって、極座標を直交座標に変換してい
る。１６はＡ／Ｄ変換器１からの出力であるビデオ信号
と加算回路３からの直交座標系の出力が、後述するデー
タの読み込み、書き込み部分と干渉しないようにするた
めのバッファメモリ、１７は入力のラスタ表示クロック
２６からラスタ座標を発生するラスタ座標ジェネレー
タ、１８はデータの読み出し、書き込みを行うビデオメ
モリ、１９はビデオメモリ１８に書き込まれたデータを
時間の経過とともに、少しずつそのレベルを小さくし、
画面上で徐々にビテオを消す処理をおこなうトレイル回
路（残像処理手段）、２０はビデオ信号，直交座標系
（Ｘ，Ｙ），ラスタ座標系（Ｘ，Ｙ），書き込みタイミ
ング及びトレイル回路１９の出力を１つの伝送路に出力
するマルチプレクサ、２１はマルチプレクサ２０からの
ビデオ信号やビデオメモリ１８から読み出されたデータ
などが共通して使用されているデータバス、２２はデー
タバス２１からのビデオデータを取り出す出力レジスタ
及びシフトレジスタ、２３はＣＰＵ２５からの指示によ
って、切り換え及び合成回路１０や、ＥＸＰ１４、加算
回路３で加算されるオフセット値Ｘ，Ｙ、トレイル係
数、ビデオメモリ１８の読み込みや書き込みを制御する
コントロールシステム、７は出力レジスタ及びシフトレ
ジスタ２２からの出力であるディジタル値をアナログ信
号に変換するＤ／Ａ変換器、２４はＤ／Ａ変換器７の出
力結果であるラスタ表示ビデオ信号と、ラスタ座標ジェ
ネレータ１７から発生されるＶ／Ｈ同期信号を入力して
表示するモニタである。
する。図１はこの発明の一実施例による表示装置を示す
構成図であり、図において、１０は数種のレーダビデオ
の中から１つを取り出して選択したり、合成したりする
切り換え及び合成回路、１は切り換え及び合成回路１０
から出力されたアナログのレーダビデオ信号をディジタ
ル信号に変えるＡ／Ｄ変換器、１１はレンジクロックジ
ェネレータ、１２はｓｉｎＲＯＭ，１３はｓｉｎＲＯＭ
１２の出力とレンジクロックジェネレータ１１の出力を
乗算する乗算器、１４は乗算器１３によって乗算された
結果を表示レンジに対応した値に拡大または縮小する拡
大，縮小器（以下、ＥＸＰと称す）、３はＥＸＰ１４の
出力と、コントロールシステム２３からのオフセット値
Ｘを加算する加算回路である。また、１５はｃｏｓＲＯ
Ｍであり、乗算器１３、ＥＸＰ１４、加算回路３の順で
ｓｉｎＲＯＭ系と同様の処理を行っている。そして、こ
のような処理によって、極座標を直交座標に変換してい
る。１６はＡ／Ｄ変換器１からの出力であるビデオ信号
と加算回路３からの直交座標系の出力が、後述するデー
タの読み込み、書き込み部分と干渉しないようにするた
めのバッファメモリ、１７は入力のラスタ表示クロック
２６からラスタ座標を発生するラスタ座標ジェネレー
タ、１８はデータの読み出し、書き込みを行うビデオメ
モリ、１９はビデオメモリ１８に書き込まれたデータを
時間の経過とともに、少しずつそのレベルを小さくし、
画面上で徐々にビテオを消す処理をおこなうトレイル回
路（残像処理手段）、２０はビデオ信号，直交座標系
（Ｘ，Ｙ），ラスタ座標系（Ｘ，Ｙ），書き込みタイミ
ング及びトレイル回路１９の出力を１つの伝送路に出力
するマルチプレクサ、２１はマルチプレクサ２０からの
ビデオ信号やビデオメモリ１８から読み出されたデータ
などが共通して使用されているデータバス、２２はデー
タバス２１からのビデオデータを取り出す出力レジスタ
及びシフトレジスタ、２３はＣＰＵ２５からの指示によ
って、切り換え及び合成回路１０や、ＥＸＰ１４、加算
回路３で加算されるオフセット値Ｘ，Ｙ、トレイル係
数、ビデオメモリ１８の読み込みや書き込みを制御する
コントロールシステム、７は出力レジスタ及びシフトレ
ジスタ２２からの出力であるディジタル値をアナログ信
号に変換するＤ／Ａ変換器、２４はＤ／Ａ変換器７の出
力結果であるラスタ表示ビデオ信号と、ラスタ座標ジェ
ネレータ１７から発生されるＶ／Ｈ同期信号を入力して
表示するモニタである。
【００１２】次に動作について説明する。入力される数
種のレーダビデオは、切り換え及び合成回路１０によっ
て一つのレーダビデオのみが選出されたり、合成された
りする。その出力信号は、Ａ／Ｄ変換器１によってディ
ジタル化され、バッファメモリ１６に入力される。
種のレーダビデオは、切り換え及び合成回路１０によっ
て一つのレーダビデオのみが選出されたり、合成された
りする。その出力信号は、Ａ／Ｄ変換器１によってディ
ジタル化され、バッファメモリ１６に入力される。
【００１３】また、方位角信号（θ）は、ｓｉｎＲＯＭ
１２とｃｏｓＲＯＭ１５によって、ｓｉｎθ信号とｃｏ
ｓθ信号に変換され、乗算器１３でレンジクロックジェ
ネレータ１１からの出力データと各々乗算される。乗算
された出力はコントロールシステム２３からの拡大制御
信号に応じてＥＸＰ１４で各々拡大または縮小が行われ
る。拡大または縮小されたデータは、加算回路３でオフ
セット値Ｘまたはオフセット値Ｙと各々合成され、表示
中心座標系がシフトされる。このような動作で方位角信
号の極座標形式を直交座標系のＸ，Ｙに変換している。
ＸとＹの直交座標位置データ（Ｘ，Ｙ）もバッファメモ
リ１６に入力される。バッファメモリ１６は、次のマル
チプレクサ２０の動作と信号が干渉しないために用いら
れている。
１２とｃｏｓＲＯＭ１５によって、ｓｉｎθ信号とｃｏ
ｓθ信号に変換され、乗算器１３でレンジクロックジェ
ネレータ１１からの出力データと各々乗算される。乗算
された出力はコントロールシステム２３からの拡大制御
信号に応じてＥＸＰ１４で各々拡大または縮小が行われ
る。拡大または縮小されたデータは、加算回路３でオフ
セット値Ｘまたはオフセット値Ｙと各々合成され、表示
中心座標系がシフトされる。このような動作で方位角信
号の極座標形式を直交座標系のＸ，Ｙに変換している。
ＸとＹの直交座標位置データ（Ｘ，Ｙ）もバッファメモ
リ１６に入力される。バッファメモリ１６は、次のマル
チプレクサ２０の動作と信号が干渉しないために用いら
れている。
【００１４】マルチプレクサ２０にはバッファメモリ１
６からの（Ｘ，Ｙ）の書き込みアドレスデータと、ラス
タ表示クロック２６をコントロールシステム２３の制御
によって表示アドレスデータに変換したラスタ座標ジェ
ネレータ１７の（Ｘ，Ｙ）アドレスが入力される。マル
チプレクサ２０は、ラスタ座標ジェネレータ１７からの
書き込みタイミング、即ち表示以外の時間である帰線時
間で、表示を書き込み側に切り換える動作を行う。書き
込み側に切り換えられた時に、書き込みアドレスデータ
（Ｘ，Ｙ）を入力する。また、表示側に切り換えられた
時に、表示アドレスデータ（Ｘ，Ｙ）を入力する。
６からの（Ｘ，Ｙ）の書き込みアドレスデータと、ラス
タ表示クロック２６をコントロールシステム２３の制御
によって表示アドレスデータに変換したラスタ座標ジェ
ネレータ１７の（Ｘ，Ｙ）アドレスが入力される。マル
チプレクサ２０は、ラスタ座標ジェネレータ１７からの
書き込みタイミング、即ち表示以外の時間である帰線時
間で、表示を書き込み側に切り換える動作を行う。書き
込み側に切り換えられた時に、書き込みアドレスデータ
（Ｘ，Ｙ）を入力する。また、表示側に切り換えられた
時に、表示アドレスデータ（Ｘ，Ｙ）を入力する。
【００１５】マルチプレクサ２０からの出力データは、
ビデオメモリ１８で蓄えられる。ビデオメモリ１８で蓄
えられたデータは、データバス２１につながれる。デー
タバス２１からのデータは、出力レジスタ及びシフトレ
ジスタ２２へ入力されるものと、トレイル回路１９へ入
力されるものの２通りがある。
ビデオメモリ１８で蓄えられる。ビデオメモリ１８で蓄
えられたデータは、データバス２１につながれる。デー
タバス２１からのデータは、出力レジスタ及びシフトレ
ジスタ２２へ入力されるものと、トレイル回路１９へ入
力されるものの２通りがある。
【００１６】出力レジスタ及びシフトレジスタ２２へ入
力されたデータは、Ｄ／Ａ変換器７につながれる。これ
により、アナログになった信号は、ラスタ座標ジェネレ
ータ１７からのＶ／Ｈ同期信号とともにモニタ２４へ出
力され、所要のビデオがモニタ２４に表示される。
力されたデータは、Ｄ／Ａ変換器７につながれる。これ
により、アナログになった信号は、ラスタ座標ジェネレ
ータ１７からのＶ／Ｈ同期信号とともにモニタ２４へ出
力され、所要のビデオがモニタ２４に表示される。
【００１７】次にトレイル回路１９へ入力されたデータ
の流れを説明する。トレイル回路１９は、ＣＰＵ２５か
らの制御によるコントロールシステム２３の出力で、処
理係数を自由に可変できるように構成されている。例え
ば、ＣＰＵ２５からの制御でトレイル係数を−１にした
場合、ビデオ振幅が２５６階調の時は２５６フレーム分
ですべてを消去することになる。また、トレイル係数を
０にした場合、データバス２１から入力されるデータは
減少されることなく、そのまま記憶されていく上書き機
能の状態で、モニタ表示される。したがって、残像がず
っと残る表示装置となる。また、トレイル係数を−２，
−３のように大きくすることで、残像時間を短くするこ
とも可能であり、トレイル係数を−２５６とした場合
は、表示されているデータを一瞬（６０Hzノンインタレ
ース型表示の１フレームの場合、約１６．７ｍｓ）です
べてクリアさせることのできる表示装置となる。
の流れを説明する。トレイル回路１９は、ＣＰＵ２５か
らの制御によるコントロールシステム２３の出力で、処
理係数を自由に可変できるように構成されている。例え
ば、ＣＰＵ２５からの制御でトレイル係数を−１にした
場合、ビデオ振幅が２５６階調の時は２５６フレーム分
ですべてを消去することになる。また、トレイル係数を
０にした場合、データバス２１から入力されるデータは
減少されることなく、そのまま記憶されていく上書き機
能の状態で、モニタ表示される。したがって、残像がず
っと残る表示装置となる。また、トレイル係数を−２，
−３のように大きくすることで、残像時間を短くするこ
とも可能であり、トレイル係数を−２５６とした場合
は、表示されているデータを一瞬（６０Hzノンインタレ
ース型表示の１フレームの場合、約１６．７ｍｓ）です
べてクリアさせることのできる表示装置となる。
【００１８】また、ＣＰＵ２５によるビデオメモリ１８
の制御から、ラスタ走査２回につき１度、トレイル回路
１９を動作させて表示データ信号振幅を減少させたり、
さらにはラスタ走査３回につき１度、トレイル回路１９
を動作させ、表示データ信号振幅を減少させるようにし
て残像時間をより延ばすことも可能である。
の制御から、ラスタ走査２回につき１度、トレイル回路
１９を動作させて表示データ信号振幅を減少させたり、
さらにはラスタ走査３回につき１度、トレイル回路１９
を動作させ、表示データ信号振幅を減少させるようにし
て残像時間をより延ばすことも可能である。
【００１９】このように、トレイル回路１９は、ＣＰＵ
２５からの係数制御によって、データバス２１から入っ
てくるデータを変化させ、表示装置の自由度を広げてい
る。
２５からの係数制御によって、データバス２１から入っ
てくるデータを変化させ、表示装置の自由度を広げてい
る。
【００２０】なお、上記実施例ではラスタの表示分解能
と１：１の解像度のメモリ（Ｘ，Ｙ共に１０bit であ
り、１０２４×１０２４の表示分解能）を用いた表示装
置について示したが、ラスタの表示容量以上の大容量メ
モリ（例えば、Ｘ，Ｙ共に１２bit であり、４０９６×
４０９６の表示容量）を用意してもよく、この場合、瞬
時に表示画面を拡大，縮小できると共に、任意の位置に
移動してもモニタの表示分解能に劣化を与えることがな
い表示装置が実現可能となる。
と１：１の解像度のメモリ（Ｘ，Ｙ共に１０bit であ
り、１０２４×１０２４の表示分解能）を用いた表示装
置について示したが、ラスタの表示容量以上の大容量メ
モリ（例えば、Ｘ，Ｙ共に１２bit であり、４０９６×
４０９６の表示容量）を用意してもよく、この場合、瞬
時に表示画面を拡大，縮小できると共に、任意の位置に
移動してもモニタの表示分解能に劣化を与えることがな
い表示装置が実現可能となる。
【００２１】図２はこのような大容量メモリを有する本
発明の他の実施例を示す表示装置の構成図である。図に
おいて、図１と同一符号は同一または相当部分を示し、
１００は出力コントローラ、１０１はアドレス加算機能
を持つマルチプレクサ（アドレスオフセット回路）、１
０３はタイミングコントローラ、１０４はビデオメモ
リ、１０５はアドレス線切換器である。また、図３はこ
の発明の他の実施例による表示装置の拡大・縮小時の領
域を示す図であり、図において、Ａは実際の表示領域、
Ｂは４０９６×４０９６ポイントの仮想表示画面であ
る。図４はこの発明の他の実施例による表示装置の表示
書き込みを示す図、図５は図３における１０bit 〜１２
bit のそれぞれのドットを示す図である。
発明の他の実施例を示す表示装置の構成図である。図に
おいて、図１と同一符号は同一または相当部分を示し、
１００は出力コントローラ、１０１はアドレス加算機能
を持つマルチプレクサ（アドレスオフセット回路）、１
０３はタイミングコントローラ、１０４はビデオメモ
リ、１０５はアドレス線切換器である。また、図３はこ
の発明の他の実施例による表示装置の拡大・縮小時の領
域を示す図であり、図において、Ａは実際の表示領域、
Ｂは４０９６×４０９６ポイントの仮想表示画面であ
る。図４はこの発明の他の実施例による表示装置の表示
書き込みを示す図、図５は図３における１０bit 〜１２
bit のそれぞれのドットを示す図である。
【００２２】次に動作について説明する。表示画面を任
意の位置に移動させるために、表示オフセットアドレス
を発生する出力コントローラ１００をＣＰＵ２５によっ
て制御している。タイミングコントローラ１０３は、ラ
スタ走査の帰線時間でマルチプレクサ１０１を書き込み
アドレス側にたおすための書き込みタイミングの発生お
よび、ラスタ座標を発生するラスタ座標ジェネレータ１
７のコントロールをしている。なお、バッファメモリ１
６までの動作は、上記実施例と同様である。但し、加算
回路３で合成されるオフセット値Ｘ，Ｙは、上記実施例
では共に１０bit 領域のオフセット値であったが、本実
施例では１２bit 領域のオフセット値である。
意の位置に移動させるために、表示オフセットアドレス
を発生する出力コントローラ１００をＣＰＵ２５によっ
て制御している。タイミングコントローラ１０３は、ラ
スタ走査の帰線時間でマルチプレクサ１０１を書き込み
アドレス側にたおすための書き込みタイミングの発生お
よび、ラスタ座標を発生するラスタ座標ジェネレータ１
７のコントロールをしている。なお、バッファメモリ１
６までの動作は、上記実施例と同様である。但し、加算
回路３で合成されるオフセット値Ｘ，Ｙは、上記実施例
では共に１０bit 領域のオフセット値であったが、本実
施例では１２bit 領域のオフセット値である。
【００２３】データの拡大，縮小処理を行う動作は、図
１と同じ処理で入力される書き込みアドレス（Ｘ，Ｙ）
と、出力コントローラ１００からの表示オフセットアド
レスを入力し、表示分解能以上のデータのメモリについ
ては、タイミングコントローラ１０３の制御により、ア
ドレスタイミングを切り換えるマルチプレクサ１０１で
行われる。
１と同じ処理で入力される書き込みアドレス（Ｘ，Ｙ）
と、出力コントローラ１００からの表示オフセットアド
レスを入力し、表示分解能以上のデータのメモリについ
ては、タイミングコントローラ１０３の制御により、ア
ドレスタイミングを切り換えるマルチプレクサ１０１で
行われる。
【００２４】以下、図３〜図５を用いて表示画面の拡大
・縮小について説明する。図３に示すように、表示装置
の実際の表示領域Ａは１０２４×１０２４であるが、充
分なビデオメモリを用意することにより、表示領域以
上、例えばＸ，Ｙ共に１２bit の領域を持った４０９６
×４０９６の表示領域の仮想表示画面Ｂを持たせる。そ
の仮想表示画面をＸ，Ｙ共に１ドット単位ごとにアドレ
スを設ける。
・縮小について説明する。図３に示すように、表示装置
の実際の表示領域Ａは１０２４×１０２４であるが、充
分なビデオメモリを用意することにより、表示領域以
上、例えばＸ，Ｙ共に１２bit の領域を持った４０９６
×４０９６の表示領域の仮想表示画面Ｂを持たせる。そ
の仮想表示画面をＸ，Ｙ共に１ドット単位ごとにアドレ
スを設ける。
【００２５】表示画面を拡大する場合は、Ｘ，Ｙ共に２
５５ドットの所を実際の表示画面のアドレス０にする。
したがって、図４に示すように、Ｘ，Ｙ共に１０bit の
表示書き込み領域をマルチプレクサ１０１にて表示アド
レス分を任意の基準位置にシフト（例えば＋２５６アド
レス分）することで、Ｘ，Ｙ共に２５５ドットの位置に
オフセットをとっている。マルチプレクサ１０１の出力
をアドレス線切換器１０５に１０bit ×１０bit のデー
タを入力し、それを１２bit ×１２bit のビデオメモリ
１０４の１〜１０bit にシフトして入力した場合は、本
来のモニタの表示画面と同じで、一番最大の画面とな
る。
５５ドットの所を実際の表示画面のアドレス０にする。
したがって、図４に示すように、Ｘ，Ｙ共に１０bit の
表示書き込み領域をマルチプレクサ１０１にて表示アド
レス分を任意の基準位置にシフト（例えば＋２５６アド
レス分）することで、Ｘ，Ｙ共に２５５ドットの位置に
オフセットをとっている。マルチプレクサ１０１の出力
をアドレス線切換器１０５に１０bit ×１０bit のデー
タを入力し、それを１２bit ×１２bit のビデオメモリ
１０４の１〜１０bit にシフトして入力した場合は、本
来のモニタの表示画面と同じで、一番最大の画面とな
る。
【００２６】同様に、ビデオメモリ１０４の２〜１１bi
t にシフトして入力した場合は、図３に示すように、点
線で示す領域の縮小となる。この場合の画面表示は、実
際では１１bit ×１１bit で表示する画面を１０bit ×
１０bit で表示するので、図５に示すように、１ドット
間引いた表示となっている。なお、間引いた所のアドレ
スは、アドレスをインクリメントする回路を用いること
で補正する。
t にシフトして入力した場合は、図３に示すように、点
線で示す領域の縮小となる。この場合の画面表示は、実
際では１１bit ×１１bit で表示する画面を１０bit ×
１０bit で表示するので、図５に示すように、１ドット
間引いた表示となっている。なお、間引いた所のアドレ
スは、アドレスをインクリメントする回路を用いること
で補正する。
【００２７】表示画面を縮小する場合は、図４に示すマ
ルチプレクサ１０１にて、Ｘ，Ｙ共に０ドットの位置に
表示オフセットを持たせる。そのマルチプレクサ１０１
の出力をアドレス線切換器１０５に入力し、その１０bi
t ×１０bit のデータをビデオメモリ１０４の３〜１２
bit にシフトして入力する。この場合の表示画面は、４
０９６×４０９６の表示領域を全て表示した一番最小の
画面となる。なお、この表示は、図５に示すように、３
ドット間引いた表示となっている。
ルチプレクサ１０１にて、Ｘ，Ｙ共に０ドットの位置に
表示オフセットを持たせる。そのマルチプレクサ１０１
の出力をアドレス線切換器１０５に入力し、その１０bi
t ×１０bit のデータをビデオメモリ１０４の３〜１２
bit にシフトして入力する。この場合の表示画面は、４
０９６×４０９６の表示領域を全て表示した一番最小の
画面となる。なお、この表示は、図５に示すように、３
ドット間引いた表示となっている。
【００２８】図２に示すように、ビデオメモリ１０４で
任意のbit 領域に蓄えられたデータは、データバス２１
につながれる。データバス２１からのデータは、出力レ
ジスタ及びシフトレジスタ２２につながれ、Ｄ／Ａ変換
器７を通って、モニタ２４に表示される。
任意のbit 領域に蓄えられたデータは、データバス２１
につながれる。データバス２１からのデータは、出力レ
ジスタ及びシフトレジスタ２２につながれ、Ｄ／Ａ変換
器７を通って、モニタ２４に表示される。
【００２９】このようにして、表示アドレスを異なる重
みのアドレス線に切り換えて入力することで、表示分解
能に劣化を与えることなく瞬時に表示画面を拡大，縮小
することを可能としており、また、表示アドレスにオフ
セットを持たせることで、表示分解能に劣化を与えるこ
となく瞬時に表示画面を移動させることを可能としてい
る。
みのアドレス線に切り換えて入力することで、表示分解
能に劣化を与えることなく瞬時に表示画面を拡大，縮小
することを可能としており、また、表示アドレスにオフ
セットを持たせることで、表示分解能に劣化を与えるこ
となく瞬時に表示画面を移動させることを可能としてい
る。
【００３０】
【発明の効果】以上のように、この発明に係る表示装置
によれば、トレイル回路をＣＰＵによってコントロール
するように構成したので、残像時間を自由に制御でき、
また、ラスタ走査に対応できるようにしたので、通常の
テレビ画面に表示できるという効果がある。
によれば、トレイル回路をＣＰＵによってコントロール
するように構成したので、残像時間を自由に制御でき、
また、ラスタ走査に対応できるようにしたので、通常の
テレビ画面に表示できるという効果がある。
【００３１】また、ラスタ表示分解能以上の大容量のメ
モリを使用したので、瞬時に表示画面を拡大，縮小でき
ると共に、任意の位置に移動してもモニタの表示分解能
に劣化を与えることがないという効果がある。
モリを使用したので、瞬時に表示画面を拡大，縮小でき
ると共に、任意の位置に移動してもモニタの表示分解能
に劣化を与えることがないという効果がある。
【図１】この発明の一実施例による表示装置を示す構成
図である。
図である。
【図２】この発明の他の実施例による表示装置を示す構
成図である。
成図である。
【図３】この発明の他の実施例による表示装置の拡大・
縮小時の領域を示す図である。
縮小時の領域を示す図である。
【図４】この発明の他の実施例による表示装置の表示書
き込みを示す図である。
き込みを示す図である。
【図５】図３における１０bit 〜１２bit のそれぞれの
ドットを示す図である。
ドットを示す図である。
【図６】従来のレーダビデオの表示装置を示すブロック
図である。
図である。
１ Ａ／Ｄ変換器
２ 閾値判定回路
３ 加算回路
４ 航跡発生メモリ
５ 演算回路
６ 合成回路
７ Ｄ／Ａ変換器
１０ 切り換え及び合成回路
１１ レンジクロックジェネレータ
１２ ｓｉｎＲＯＭ
１３ 乗算器
１４ ＥＸＰ
１５ ｃｏｓＲＯＭ
１６ バッファメモリ
１７ ラスタ座標ジェネレータ
１８ ビデオメモリ
１９ トレイル回路
２０ マルチプレクサ
２１ データバス
２２ 出力レジスタ及びシフトレジスタ
２３ コントロールシステム
２４ モニタ
２５ ＣＰＵ
２６ ラスタ表示クロック
１００ 出力コントローラ
１０１ マルチプレクサ
１０３ タイミングコントローラ
１０４ ビデオメモリ
１０５ アドレス線切換器
Claims (2)
- 【請求項１】 レーダビデオを表示する表示装置におい
て、 レーダビデオに基づくビデオ信号を極座標から直交座標
に変換する座標変換手段と、 該座標変換されたビデオ信号を蓄積するバッファメモリ
と、 該バッファメモリから読み出されたビデオ信号をラスタ
走査に対応したビデオ信号に変換するビデオメモリと、 該ビデオメモリから読み出されたビデオ信号に対し、残
像時間が可変な残像処理を行う残像処理手段とを備えた
ことを特徴とする表示装置。 - 【請求項２】 レーダビデオを表示する表示装置におい
て、 レーダビデオに基づくビデオ信号を極座標から直交座標
に変換する座標変換手段と、 該座標変換されたビデオ信号を蓄積するバッファメモリ
と、 該バッファメモリより出力される、後述するビデオメモ
リのアドレスとなるべきデータに所要のオフセットを与
えるためのアドレスオフセット回路と、 該アドレスオフセット回路より出力された、後述するビ
デオメモリのアドレスとなるべきデータをビデオメモリ
のアドレス線にずらせて入力するためのアドレス線切換
器と、 該アドレス線切換器より与えられるアドレスデータを用
いて上記バッファメモリから読み出されたビデオ信号を
ラスタ走査に対応したビデオ信号に変換する、ラスタの
表示画面以上の大容量のビデオメモリとを備えたことを
特徴とする表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3203431A JP2726175B2 (ja) | 1991-07-17 | 1991-07-17 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3203431A JP2726175B2 (ja) | 1991-07-17 | 1991-07-17 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0527009A true JPH0527009A (ja) | 1993-02-05 |
| JP2726175B2 JP2726175B2 (ja) | 1998-03-11 |
Family
ID=16473977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3203431A Expired - Fee Related JP2726175B2 (ja) | 1991-07-17 | 1991-07-17 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2726175B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH085727A (ja) * | 1994-06-22 | 1996-01-12 | Nec Corp | ラスタスキャン表示方式のレーダビデオ表示装置 |
| WO2000011492A1 (fr) * | 1998-08-21 | 2000-03-02 | Furuno Electric Co., Ltd. | Dispositif radar, dispositif similaire et procede d'ecriture de donnees reçues |
| JP2008026034A (ja) * | 2006-07-18 | 2008-02-07 | Furuno Electric Co Ltd | レーダ装置および類似装置 |
| JP2009156709A (ja) * | 2007-12-26 | 2009-07-16 | Toshiba Corp | レーダ表示処理装置及びレーダ表示処理方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6326070A (ja) * | 1986-07-17 | 1988-02-03 | Fuji Xerox Co Ltd | 画像処理装置 |
| JPS6348485A (ja) * | 1986-08-19 | 1988-03-01 | Mitsubishi Electric Corp | レ−ダの走査変換装置 |
| JPS6432958A (en) * | 1987-07-30 | 1989-02-02 | Nippon Denso Co | Auxiliary braking device |
| JPH0334831A (ja) * | 1989-06-30 | 1991-02-14 | Ricoh Co Ltd | 射出成形方法および射出成形装置 |
| JPH0368886A (ja) * | 1989-08-07 | 1991-03-25 | Mitsubishi Electric Corp | レーダ走査変換装置 |
-
1991
- 1991-07-17 JP JP3203431A patent/JP2726175B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| GB2358537B (en) * | 1998-08-21 | 2003-09-17 | Furuno Electric Co | Radar, sonar and other data processing apparatus, and a method of processing data received therein |
| JP2008026034A (ja) * | 2006-07-18 | 2008-02-07 | Furuno Electric Co Ltd | レーダ装置および類似装置 |
| JP2009156709A (ja) * | 2007-12-26 | 2009-07-16 | Toshiba Corp | レーダ表示処理装置及びレーダ表示処理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2726175B2 (ja) | 1998-03-11 |
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