JPH05251577A - セラミックパッケージの製造方法 - Google Patents
セラミックパッケージの製造方法Info
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- JPH05251577A JPH05251577A JP3254045A JP25404591A JPH05251577A JP H05251577 A JPH05251577 A JP H05251577A JP 3254045 A JP3254045 A JP 3254045A JP 25404591 A JP25404591 A JP 25404591A JP H05251577 A JPH05251577 A JP H05251577A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Landscapes
- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 セラミックリッドをメタライズ化すると共
に、ベース基板と前記リッドとを導電性のシール機にて
シールすることにより、電磁シールド性に優れたセラミ
ックパッケージを得る。 【構成】 アルミナセラミックリッド２６を用意し、そ
の上に、メタライズ層２７を形成し、導電性を付与す
る。そこで、シールしろ２８を残し、レジスト膜２９を
形成させる。シールしろ２８にシール機３０を形成させ
る。このアルミナセラミックリッドをすでに半導体チッ
プ２２の搭載が完了しているベース基板２１のメタライ
ズ部２３に被せ、リフローしてシールする。
に、ベース基板と前記リッドとを導電性のシール機にて
シールすることにより、電磁シールド性に優れたセラミ
ックパッケージを得る。 【構成】 アルミナセラミックリッド２６を用意し、そ
の上に、メタライズ層２７を形成し、導電性を付与す
る。そこで、シールしろ２８を残し、レジスト膜２９を
形成させる。シールしろ２８にシール機３０を形成させ
る。このアルミナセラミックリッドをすでに半導体チッ
プ２２の搭載が完了しているベース基板２１のメタライ
ズ部２３に被せ、リフローしてシールする。
Description
【０００１】
【産業上の利用分野】本発明は、面実装部品に用いられ
るセラミックパッケージに係り、特に、電磁シールド性
を有するセラミックパッケージの製造方法に関するもの
である。
るセラミックパッケージに係り、特に、電磁シールド性
を有するセラミックパッケージの製造方法に関するもの
である。
【０００２】
【従来の技術】従来、この種のセラミックパッケージ
は、以下に示すようなものがあった。すなわち、ベース
基板とリッド（蓋）がセラミックの場合は、そのシール
は、低融点ガラス、樹脂または半田で行い、リッドがメ
タルの場合は、シーム溶接か、Ａｕ−Ｓｎソルダで接合
する方法がとられていた。
は、以下に示すようなものがあった。すなわち、ベース
基板とリッド（蓋）がセラミックの場合は、そのシール
は、低融点ガラス、樹脂または半田で行い、リッドがメ
タルの場合は、シーム溶接か、Ａｕ−Ｓｎソルダで接合
する方法がとられていた。
【０００３】図３はかかる従来のセラミックパッケージ
の一構成例を示す断面図である。この図において、１は
セラミックベース基板であり、そのセラミックベース基
板１上に半導体チップ２が載置され、半導体チップ２は
そのセラミックベース基板１の導体（メタライズ）層３
に細線４によって配線されて実装される。その上に、シ
ール機（エポキシ樹脂、低融点ガラス、半田）６を用い
て、アルミナセラミックリッド７を被せる。
の一構成例を示す断面図である。この図において、１は
セラミックベース基板であり、そのセラミックベース基
板１上に半導体チップ２が載置され、半導体チップ２は
そのセラミックベース基板１の導体（メタライズ）層３
に細線４によって配線されて実装される。その上に、シ
ール機（エポキシ樹脂、低融点ガラス、半田）６を用い
て、アルミナセラミックリッド７を被せる。
【０００４】図４は従来のセラミックパッケージの他の
一構成例を示す断面図である。ここでは、リッドとして
メタルリッド１７を用い、シール機１６に導電性のもの
〔コバール（シーム溶接）、Ａｕ−Ｓｎ半田、〕を使用
している。なお、１１はセラミックベース基板であり、
そのセラミックベース基板１１上に半導体チップ１２が
載置され、半導体チップ１２はベース基板導体（メタラ
イズ）層１３に細線１４によって配線されて実装され
る。その上に、上記シール機１６を用いてメタルリッド
１７を被せる。
一構成例を示す断面図である。ここでは、リッドとして
メタルリッド１７を用い、シール機１６に導電性のもの
〔コバール（シーム溶接）、Ａｕ−Ｓｎ半田、〕を使用
している。なお、１１はセラミックベース基板であり、
そのセラミックベース基板１１上に半導体チップ１２が
載置され、半導体チップ１２はベース基板導体（メタラ
イズ）層１３に細線１４によって配線されて実装され
る。その上に、上記シール機１６を用いてメタルリッド
１７を被せる。
【０００５】
【発明が解決しようとする課題】しかしながら、これら
のパッケージで電磁シールドが必要な場合は、リッドに
導電性のあるメタルリッドを用い、セラミックベースと
シールする図４に示す方法がとられ、図３に示すセラミ
ックリッドは絶縁性を有するために用いられなかった。
のパッケージで電磁シールドが必要な場合は、リッドに
導電性のあるメタルリッドを用い、セラミックベースと
シールする図４に示す方法がとられ、図３に示すセラミ
ックリッドは絶縁性を有するために用いられなかった。
【０００６】本発明は、上記問題点を除去し、セラミッ
クリッドをメタライズ化すると共に、ベース基板と前記
リッドとを導電性のシール機にてシールすることによ
り、電磁シールド性に優れたセラミックパッケージの製
造方法を提供することを目的とする。
クリッドをメタライズ化すると共に、ベース基板と前記
リッドとを導電性のシール機にてシールすることによ
り、電磁シールド性に優れたセラミックパッケージの製
造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するために、セラミックパッケージの製造方法におい
て、セラミックをメタライズ化し導電性を付与したリッ
ドを得る工程と、ベース基板と前記リッドとを導電性の
シール機にてシールする工程とを施すようにしたもので
ある。
成するために、セラミックパッケージの製造方法におい
て、セラミックをメタライズ化し導電性を付与したリッ
ドを得る工程と、ベース基板と前記リッドとを導電性の
シール機にてシールする工程とを施すようにしたもので
ある。
【０００８】
【作用】本発明によれば、セラミックリッドの裏面に厚
膜印刷し焼成するか、無電解めっき、またはスパッタ等
でメタライズ化して導電性を付与した後、シール部を除
いた部分にレジスト膜を形成させ、次に、シール部に高
融点半田を印刷してリフローさせ、シール機を予備形成
させる。または、Ｂステージ樹脂を印刷したものをリッ
ドとし、それをセラミックベース基板と合わせて硬化さ
せて、シールしたセラミックパッケージで、セラミック
リッドとベース基板間に導電性をもたせて電磁シールド
性を持たせる。
膜印刷し焼成するか、無電解めっき、またはスパッタ等
でメタライズ化して導電性を付与した後、シール部を除
いた部分にレジスト膜を形成させ、次に、シール部に高
融点半田を印刷してリフローさせ、シール機を予備形成
させる。または、Ｂステージ樹脂を印刷したものをリッ
ドとし、それをセラミックベース基板と合わせて硬化さ
せて、シールしたセラミックパッケージで、セラミック
リッドとベース基板間に導電性をもたせて電磁シールド
性を持たせる。
【０００９】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の実施例を示すセ
ラミックパッケージ〔図２（ｅ）のＡ−Ａ線〕の断面図
である。この図において、２１はベース基板、２２はそ
のベース基板２１上に搭載される半導体チップ、２３は
メタライズ部、２３ａはメタライズ部２３の接続部（メ
タライズ層）であり、溝状の部分にメタライズされてい
る。２４は半導体チップとのワイヤボンディングが行な
われるメタライズ部、２５はボンディングワイヤ、２６
はアルミナセラミックリッドであり、そのアルミナセラ
ミックリッド２６にメタライズ層２７が形成され、導電
性が付与されている。そこで、シールしろを残し、レジ
スト膜２９を形成させる。シールしろに導電性のシール
機３０を形成させる。そして、そのアルミナセラミック
リッド２６は既に半導体チップ２２の搭載が完了してい
るベース基板２１のメタライズ部２３に被せられてい
る。
ながら詳細に説明する。図１は本発明の実施例を示すセ
ラミックパッケージ〔図２（ｅ）のＡ−Ａ線〕の断面図
である。この図において、２１はベース基板、２２はそ
のベース基板２１上に搭載される半導体チップ、２３は
メタライズ部、２３ａはメタライズ部２３の接続部（メ
タライズ層）であり、溝状の部分にメタライズされてい
る。２４は半導体チップとのワイヤボンディングが行な
われるメタライズ部、２５はボンディングワイヤ、２６
はアルミナセラミックリッドであり、そのアルミナセラ
ミックリッド２６にメタライズ層２７が形成され、導電
性が付与されている。そこで、シールしろを残し、レジ
スト膜２９を形成させる。シールしろに導電性のシール
機３０を形成させる。そして、そのアルミナセラミック
リッド２６は既に半導体チップ２２の搭載が完了してい
るベース基板２１のメタライズ部２３に被せられてい
る。
【００１０】図２は本発明の実施例を示すセラミックパ
ッケージの製造工程斜視図である。まず、図２（ａ）に
示すように、アルミナセラミックリッド２６を用意す
る。次に、図２（ｂ）に示すように、アルミナセラミッ
クリッド２６にメタライズ層２７を形成し、導電性を付
与する。メタライズ層の形成方法として、厚膜印刷によ
り、Ａｇ−Ｐｄ、またはＡｇ−Ｐｔ膜を形成させる。ま
た、無電解めっきで形成するようにしてもよい。更に、
セラミックリッド２６にタングステンを印刷し、電気め
っきにより、メタライズ層を形成することもできる。ま
た、前記メタライズ化は、スパッタによって形成するよ
うにしてもよい。
ッケージの製造工程斜視図である。まず、図２（ａ）に
示すように、アルミナセラミックリッド２６を用意す
る。次に、図２（ｂ）に示すように、アルミナセラミッ
クリッド２６にメタライズ層２７を形成し、導電性を付
与する。メタライズ層の形成方法として、厚膜印刷によ
り、Ａｇ−Ｐｄ、またはＡｇ−Ｐｔ膜を形成させる。ま
た、無電解めっきで形成するようにしてもよい。更に、
セラミックリッド２６にタングステンを印刷し、電気め
っきにより、メタライズ層を形成することもできる。ま
た、前記メタライズ化は、スパッタによって形成するよ
うにしてもよい。
【００１１】次に、図２（ｃ）に示すように、シールし
ろ２８を残し、レジスト膜２９を形成させる。この工法
としては、厚膜オーバーコートガラスを印刷し、５００
℃で焼成する。また、使用するシール機が低温（２００
℃以下）の場合は、エポキシ樹脂を印刷し、硬化させて
形成するようにしてもよい。次に、図２（ｄ）に示すよ
うに、シールしろ２８にシール機３０を形成させる。工
法として、高融点半田クリームを印刷し、３２０℃でリ
フローさせ形成する。このリッドを洗浄し、フラックス
を除去する。また、低温タイプのシール機として、Ｂス
テージ用導電ペーストを印刷して形成させることも可能
である。
ろ２８を残し、レジスト膜２９を形成させる。この工法
としては、厚膜オーバーコートガラスを印刷し、５００
℃で焼成する。また、使用するシール機が低温（２００
℃以下）の場合は、エポキシ樹脂を印刷し、硬化させて
形成するようにしてもよい。次に、図２（ｄ）に示すよ
うに、シールしろ２８にシール機３０を形成させる。工
法として、高融点半田クリームを印刷し、３２０℃でリ
フローさせ形成する。このリッドを洗浄し、フラックス
を除去する。また、低温タイプのシール機として、Ｂス
テージ用導電ペーストを印刷して形成させることも可能
である。
【００１２】次に、図２（ｅ）に示すように、そのアル
ミナセラミックリッド２６を既に半導体チップ２２の搭
載が完了しているベース基板２１のメタライズ部２３に
被せ、３２０℃の窒素雰囲気中でリフローしてシールす
る。または、導電樹脂によるシール機の場合は、その硬
化条件でシールする。また、シール機としてＢステージ
導電樹脂のプリフォームを用い、アルミナセラミックリ
ッド２６とベース基板２１の間に挟み込み、硬化させる
工法と、高融点半田プリフォームをアルミナセラミック
リッド２６とベース基板２１間に挟んで、窒素雰囲気で
リフローして、シールする工法も可能である。
ミナセラミックリッド２６を既に半導体チップ２２の搭
載が完了しているベース基板２１のメタライズ部２３に
被せ、３２０℃の窒素雰囲気中でリフローしてシールす
る。または、導電樹脂によるシール機の場合は、その硬
化条件でシールする。また、シール機としてＢステージ
導電樹脂のプリフォームを用い、アルミナセラミックリ
ッド２６とベース基板２１の間に挟み込み、硬化させる
工法と、高融点半田プリフォームをアルミナセラミック
リッド２６とベース基板２１間に挟んで、窒素雰囲気で
リフローして、シールする工法も可能である。
【００１３】このようにして、図１に示すような、セラ
ミックパッケージを得ることができる。また、本発明は
上記実施例に限定されるものではなく、本発明の趣旨に
基づいて種々の変形が可能であり、これらを本発明の範
囲から排除するものではない。
ミックパッケージを得ることができる。また、本発明は
上記実施例に限定されるものではなく、本発明の趣旨に
基づいて種々の変形が可能であり、これらを本発明の範
囲から排除するものではない。
【００１４】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、セラミックリッドをメタライズ化し、導電性の
シール機でシールするようにしたので、確実な電磁シー
ルド効果を奏することがきる。従って、電磁障害を受け
やすい高周波部品（例えば、ＳＡＷフィルタ）用パッケ
ージとして好適である。
よれば、セラミックリッドをメタライズ化し、導電性の
シール機でシールするようにしたので、確実な電磁シー
ルド効果を奏することがきる。従って、電磁障害を受け
やすい高周波部品（例えば、ＳＡＷフィルタ）用パッケ
ージとして好適である。
【図１】本発明の実施例を示すセラミックパッケージ
〔図２（ｅ）のＡ−Ａ線〕の断面図である。
〔図２（ｅ）のＡ−Ａ線〕の断面図である。
【図２】本発明の実施例を示すセラミックパッケージの
製造工程斜視図である。
製造工程斜視図である。
【図３】従来のセラミックパッケージの一構成例を示す
断面図である。
断面図である。
【図４】従来のセラミックパッケージの他の一構成例を
示す断面図である。
示す断面図である。
２１ ベース基板 ２２ 半導体チップ ２３，２４ メタライズ部 ２５ ボンディングワイヤ ２６ アルミナセラミックリッド ２７ メタライズ層 ２８ シールしろ ２９ レジスト膜 ３０ 導電性のシール機
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 健二 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 江原 永典 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内
Claims (6)
- 【請求項１】（ａ）セラミックをメタライズ化し導電性
を付与したリッドを得る工程と、 （ｂ）ベース基板と前記リッドとを導電性のシール機に
てシールする工程とを施すことを特徴とするセラミック
パッケージの製造方法。 - 【請求項２】 前記メタライズ化は、厚膜印刷し焼成す
ることを特徴とする請求項１記載のセラミックパッケー
ジの製造方法。 - 【請求項３】 前記メタライズ化は、無電解めっきによ
ることを特徴とする請求項１記載のセラミックパッケー
ジの製造方法。 - 【請求項４】 前記メタライズ化は、スパッタによるこ
とを特徴とする請求項１記載のセラミックパッケージの
製造方法。 - 【請求項５】 前記シールは高融点半田クリームを印刷
し、リフローによることを特徴とする請求項１記載のセ
ラミックパッケージの製造方法。 - 【請求項６】 前記シールはＢステージ用導電ペースト
を印刷して形成させることを特徴とする請求項１記載の
セラミックパッケージの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3254045A JP2617052B2 (ja) | 1991-10-02 | 1991-10-02 | セラミックパッケージの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3254045A JP2617052B2 (ja) | 1991-10-02 | 1991-10-02 | セラミックパッケージの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05251577A true JPH05251577A (ja) | 1993-09-28 |
| JP2617052B2 JP2617052B2 (ja) | 1997-06-04 |
Family
ID=17259471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3254045A Expired - Fee Related JP2617052B2 (ja) | 1991-10-02 | 1991-10-02 | セラミックパッケージの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2617052B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63110756A (ja) * | 1986-10-29 | 1988-05-16 | Nec Corp | トランジスタの容器 |
-
1991
- 1991-10-02 JP JP3254045A patent/JP2617052B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63110756A (ja) * | 1986-10-29 | 1988-05-16 | Nec Corp | トランジスタの容器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2617052B2 (ja) | 1997-06-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970128 |
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