JPH05243503A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05243503A JPH05243503A JP9898092A JP9898092A JPH05243503A JP H05243503 A JPH05243503 A JP H05243503A JP 9898092 A JP9898092 A JP 9898092A JP 9898092 A JP9898092 A JP 9898092A JP H05243503 A JPH05243503 A JP H05243503A
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- JP
- Japan
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- transistor
- integrated circuit
- semiconductor integrated
- insulating layer
- transistors
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- Pending
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Abstract
(57)【要約】
【目的】 バイパス容量を半導体上に形成する場合にバ
イパス容量によりチップサイズが大きくなることを防止
する。 【構成】 P形シリコン基板1上にN形のエピタキシャ
ル領域2を形成し、そのN形のエピタキシャル領域をL
OCOS酸化によて押し込む絶縁層4で独立分離させ拡
散抵抗R1の分離領域を形成する。その拡散抵抗R1の
分離領域内にN形拡散層8を設け、トランジスタQ1の
コレクタとをアルミ層9で接続し、かつ前記拡散抵抗R
1の分離領域側だけL0COS酸化による絶縁層の押し
込みをせず拡散させる。これにより拡散抵抗R1の分離
領域に接するP形シリコン基板とLOCOS酸化で押し
込まなかった絶縁層4のそれぞれの間に発生する寄生ジ
ャンクション容量をバイパス容量C1として兼用でき
る。
イパス容量によりチップサイズが大きくなることを防止
する。 【構成】 P形シリコン基板1上にN形のエピタキシャ
ル領域2を形成し、そのN形のエピタキシャル領域をL
OCOS酸化によて押し込む絶縁層4で独立分離させ拡
散抵抗R1の分離領域を形成する。その拡散抵抗R1の
分離領域内にN形拡散層8を設け、トランジスタQ1の
コレクタとをアルミ層9で接続し、かつ前記拡散抵抗R
1の分離領域側だけL0COS酸化による絶縁層の押し
込みをせず拡散させる。これにより拡散抵抗R1の分離
領域に接するP形シリコン基板とLOCOS酸化で押し
込まなかった絶縁層4のそれぞれの間に発生する寄生ジ
ャンクション容量をバイパス容量C1として兼用でき
る。
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路、さらに
詳しくいえば、バイパス容量の入れ換えと構造を考慮し
た半導体集積回路を関する。
詳しくいえば、バイパス容量の入れ換えと構造を考慮し
た半導体集積回路を関する。
【0002】
【従来の技術】図2は従来の半導体集積回路の一例を示
す図で、入力側トランジスタ(Q1)10と出力側トラ
ンジスタ(Q2)11とそれぞれのエミッタに接続され
る抵抗(R1)12,(R2)13で構成されるトラン
ジスタ回路の例である。図3はさらに他の例を示すトラ
ンジスタ回路で、図2の構成の入力側トランジスタ10
のコレクタとベースの間にトランジスタ(Q3)16の
ベースとエミッタを接続したものである。
す図で、入力側トランジスタ(Q1)10と出力側トラ
ンジスタ(Q2)11とそれぞれのエミッタに接続され
る抵抗(R1)12,(R2)13で構成されるトラン
ジスタ回路の例である。図3はさらに他の例を示すトラ
ンジスタ回路で、図2の構成の入力側トランジスタ10
のコレクタとベースの間にトランジスタ(Q3)16の
ベースとエミッタを接続したものである。
【0003】従来のトランジスタ回路はノイズ除去や発
振防止のために入力側トランジスタ10のコレクタと低
電位電源15との間にバイパス容量(C1)14を上記
図2および図3のように挿入している。図4に半導体基
板上に形成した図2のトランジスタ回路の断面を示す。
バイパス容量(C1)14はP形シリコン基板1上に形
成したエピタキシャル層3をLOCOS酸化で押し込む
絶縁層4で独立分離させ、その分離領域にN形拡散層1
8を設ける。そしてN形拡散装置18上に酸化膜層26
および窒化膜層25を形成し、さらにその上にアルミ層
19を設けてなるMOS容量構造としてある。
振防止のために入力側トランジスタ10のコレクタと低
電位電源15との間にバイパス容量(C1)14を上記
図2および図3のように挿入している。図4に半導体基
板上に形成した図2のトランジスタ回路の断面を示す。
バイパス容量(C1)14はP形シリコン基板1上に形
成したエピタキシャル層3をLOCOS酸化で押し込む
絶縁層4で独立分離させ、その分離領域にN形拡散層1
8を設ける。そしてN形拡散装置18上に酸化膜層26
および窒化膜層25を形成し、さらにその上にアルミ層
19を設けてなるMOS容量構造としてある。
【0004】
【発明が解決しようとする課題】さて、このバイパス容
量14はノイズ除去や発振防止の役目をするだけで、回
路動作上は不要であるにもかかわらず、半導体上に形成
する場合はP形シリコン基板上のエピタキシャル層を独
立分離してN形拡散層18とアルミ層19による通常の
MOS容量構造で形成しているので、チップサイズが大
きくなるという欠点があった。本発明の目的は上記欠点
を解決するもので、チップサイズを縮小化できる半導体
集積回路を提供することにある。
量14はノイズ除去や発振防止の役目をするだけで、回
路動作上は不要であるにもかかわらず、半導体上に形成
する場合はP形シリコン基板上のエピタキシャル層を独
立分離してN形拡散層18とアルミ層19による通常の
MOS容量構造で形成しているので、チップサイズが大
きくなるという欠点があった。本発明の目的は上記欠点
を解決するもので、チップサイズを縮小化できる半導体
集積回路を提供することにある。
【0005】
【課題を解決するための手段】前記目的を達成するため
に本発明による半導体集積回路はそれぞれのベースが共
通に接続された複数のトランジスタのそれぞれのエミッ
タを抵抗を介して低電位電源に接続し、前記複数のトラ
ンジスタの中の第1のトランジスタのコレクタと前記共
通に接続されたベースを接続するか、または前記第1の
トランジスタのコレクタを前記複数のトランジスタとは
別個のトランジスタのベースに接続し、そのエミッタを
前記共通に接続されたベースに接続したトランジスタ回
路を同一半導体基板上に形成してなる半導体集積回路に
おいて、前記複数のトランジスタのエミッタに接続され
た抵抗を拡散抵抗で形成し、前記拡散抵抗の分離領域を
第1のトランジスタのコレクタでバイアスするように構
成してある。また、本発明は 前記拡散抵抗の分離領域
がP形シリコン基板上のエピタキシャル領域をLOCO
S酸化によって押し込む絶縁層によって分離形成される
半導体集積回路において、拡散抵抗の分離領域側だけL
OCOS酸化により絶縁層を押し込ませず拡散させるよ
うに構成してある。
に本発明による半導体集積回路はそれぞれのベースが共
通に接続された複数のトランジスタのそれぞれのエミッ
タを抵抗を介して低電位電源に接続し、前記複数のトラ
ンジスタの中の第1のトランジスタのコレクタと前記共
通に接続されたベースを接続するか、または前記第1の
トランジスタのコレクタを前記複数のトランジスタとは
別個のトランジスタのベースに接続し、そのエミッタを
前記共通に接続されたベースに接続したトランジスタ回
路を同一半導体基板上に形成してなる半導体集積回路に
おいて、前記複数のトランジスタのエミッタに接続され
た抵抗を拡散抵抗で形成し、前記拡散抵抗の分離領域を
第1のトランジスタのコレクタでバイアスするように構
成してある。また、本発明は 前記拡散抵抗の分離領域
がP形シリコン基板上のエピタキシャル領域をLOCO
S酸化によって押し込む絶縁層によって分離形成される
半導体集積回路において、拡散抵抗の分離領域側だけL
OCOS酸化により絶縁層を押し込ませず拡散させるよ
うに構成してある。
【0006】
【実施例】以下、図面を参照して本発明をさらに詳しく
説明する。図1は本発明による半導体集積回路の実施例
を示す図で、図2の回路構成のうち第1のトランジスタ
10と抵抗12と容量14を半導体上に形成したときの
断面図である。P形シリコン基板1上にN形のエピタキ
シャル領域3を形成し、そのN形のエピタキシャル領域
をLOCOS酸化によって押し込む絶縁層4で独立分離
させ、拡散抵抗R1の分離領域を形成する。
説明する。図1は本発明による半導体集積回路の実施例
を示す図で、図2の回路構成のうち第1のトランジスタ
10と抵抗12と容量14を半導体上に形成したときの
断面図である。P形シリコン基板1上にN形のエピタキ
シャル領域3を形成し、そのN形のエピタキシャル領域
をLOCOS酸化によって押し込む絶縁層4で独立分離
させ、拡散抵抗R1の分離領域を形成する。
【0007】そのとき、拡散抵抗の分離領域側だけLO
COS酸化による絶縁層4を押し込みをせず拡散させ
る。その拡散抵抗の分離領域を第1のトランジスタのコ
レクタでバイアスするための電極をN形拡散層8で設け
ている。N形のエピタキシャル層3で形成されている前
記の拡散抵抗の分離領域とLOCOS酸化で押し込まな
かった拡散層4との間に発生する寄生ジャンクション容
量とP形シリコン基板と前記拡散抵抗の分離領域との間
に発生する寄生ジャンクション容量の総和をバイパス容
量14として使用する。
COS酸化による絶縁層4を押し込みをせず拡散させ
る。その拡散抵抗の分離領域を第1のトランジスタのコ
レクタでバイアスするための電極をN形拡散層8で設け
ている。N形のエピタキシャル層3で形成されている前
記の拡散抵抗の分離領域とLOCOS酸化で押し込まな
かった拡散層4との間に発生する寄生ジャンクション容
量とP形シリコン基板と前記拡散抵抗の分離領域との間
に発生する寄生ジャンクション容量の総和をバイパス容
量14として使用する。
【0008】
【発明の効果】以上、説明したように本発明は半導体上
に形成するバイパス容量を拡散抵抗の分離領域とP形シ
リコン基板との間に発生する寄生ジャンクション容量で
兼用するように構成されているので、容量素子単独の専
有面積をなくすことができ、チップサイズの縮小化を実
現できる。
に形成するバイパス容量を拡散抵抗の分離領域とP形シ
リコン基板との間に発生する寄生ジャンクション容量で
兼用するように構成されているので、容量素子単独の専
有面積をなくすことができ、チップサイズの縮小化を実
現できる。
【図1】本発明による半導体集積回路の実施例を示す縦
断面図である。
断面図である。
【図2】従来の半導体集積回路の一例を示す回路図であ
る。
る。
【図3】従来の半導体集積回路の他の例を示す回路図で
ある。
ある。
【図4】従来の半導体集積回路の一例を示す縦断面図で
ある。
ある。
1…P形シリコン基板 2…N形埋め込み層 3…N形エピタキシャル層 4…絶縁層 5…LOCOS酸化膜 6…チッ化膜層 7…P形拡散層 8…N形拡散層 9…アルミ層 10…入力側トランジスタQ1 11…出力側トランジスタQ2 12,13…抵抗 14…バイパス容量 15…低電位電源 16…バッファ用トランジスタQ3
Claims (2)
- 【請求項1】 それぞれのベースが共通に接続された複
数のトランジスタのそれぞれのエミッタを抵抗を介して
低電位電源に接続し、前記複数のトランジスタの中の第
1のトランジスタのコレクタと前記共通に接続されたベ
ースを接続するか、または前記第1のトランジスタのコ
レクタを前記複数のトランジスタとは別個のトランジス
タのベースに接続し、そのエミッタを前記共通に接続さ
れたベースに接続したトランジスタ回路を同一半導体基
板上に形成してなる半導体集積回路において、 前記複数のトランジスタのエミッタに接続された抵抗を
拡散抵抗で形成し、前記拡散抵抗の分離領域を第1のト
ランジスタのコレクタでバイアスするように構成したこ
とを特徴とする半導体集積回路。 - 【請求項2】前記拡散抵抗の分離領域がP形シリコン基
板上のエピタキシャル領域をLOCOS酸化によって押
し込む絶縁層によって分離形成される請求項1記載の半
導体集積回路において、 拡散抵抗の分離領域側だけLOCOS酸化により絶縁層
を押し込ませず拡散させるように構成したことを特徴と
する半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9898092A JPH05243503A (ja) | 1992-02-28 | 1992-02-28 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9898092A JPH05243503A (ja) | 1992-02-28 | 1992-02-28 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05243503A true JPH05243503A (ja) | 1993-09-21 |
Family
ID=14234166
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9898092A Pending JPH05243503A (ja) | 1992-02-28 | 1992-02-28 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05243503A (ja) |
-
1992
- 1992-02-28 JP JP9898092A patent/JPH05243503A/ja active Pending
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