JPH05243503A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05243503A JPH05243503A JP9898092A JP9898092A JPH05243503A JP H05243503 A JPH05243503 A JP H05243503A JP 9898092 A JP9898092 A JP 9898092A JP 9898092 A JP9898092 A JP 9898092A JP H05243503 A JPH05243503 A JP H05243503A
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- JP
- Japan
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- transistor
- integrated circuit
- semiconductor integrated
- insulating layer
- transistors
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Abstract
(57)【要約】
【目的】 バイパス容量を半導体上に形成する場合にバ
イパス容量によりチップサイズが大きくなることを防止
する。 【構成】 Ｐ形シリコン基板１上にＮ形のエピタキシャ
ル領域２を形成し、そのＮ形のエピタキシャル領域をＬ
ＯＣＯＳ酸化によて押し込む絶縁層４で独立分離させ拡
散抵抗Ｒ１の分離領域を形成する。その拡散抵抗Ｒ１の
分離領域内にＮ形拡散層８を設け、トランジスタＱ１の
コレクタとをアルミ層９で接続し、かつ前記拡散抵抗Ｒ
１の分離領域側だけＬ０ＣＯＳ酸化による絶縁層の押し
込みをせず拡散させる。これにより拡散抵抗Ｒ１の分離
領域に接するＰ形シリコン基板とＬＯＣＯＳ酸化で押し
込まなかった絶縁層４のそれぞれの間に発生する寄生ジ
ャンクション容量をバイパス容量Ｃ１として兼用でき
る。
イパス容量によりチップサイズが大きくなることを防止
する。 【構成】 Ｐ形シリコン基板１上にＮ形のエピタキシャ
ル領域２を形成し、そのＮ形のエピタキシャル領域をＬ
ＯＣＯＳ酸化によて押し込む絶縁層４で独立分離させ拡
散抵抗Ｒ１の分離領域を形成する。その拡散抵抗Ｒ１の
分離領域内にＮ形拡散層８を設け、トランジスタＱ１の
コレクタとをアルミ層９で接続し、かつ前記拡散抵抗Ｒ
１の分離領域側だけＬ０ＣＯＳ酸化による絶縁層の押し
込みをせず拡散させる。これにより拡散抵抗Ｒ１の分離
領域に接するＰ形シリコン基板とＬＯＣＯＳ酸化で押し
込まなかった絶縁層４のそれぞれの間に発生する寄生ジ
ャンクション容量をバイパス容量Ｃ１として兼用でき
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路、さらに
詳しくいえば、バイパス容量の入れ換えと構造を考慮し
た半導体集積回路を関する。
詳しくいえば、バイパス容量の入れ換えと構造を考慮し
た半導体集積回路を関する。
【０００２】
【従来の技術】図２は従来の半導体集積回路の一例を示
す図で、入力側トランジスタ（Ｑ１）１０と出力側トラ
ンジスタ（Ｑ２）１１とそれぞれのエミッタに接続され
る抵抗（Ｒ１）１２，（Ｒ２）１３で構成されるトラン
ジスタ回路の例である。図３はさらに他の例を示すトラ
ンジスタ回路で、図２の構成の入力側トランジスタ１０
のコレクタとベースの間にトランジスタ（Ｑ３）１６の
ベースとエミッタを接続したものである。
す図で、入力側トランジスタ（Ｑ１）１０と出力側トラ
ンジスタ（Ｑ２）１１とそれぞれのエミッタに接続され
る抵抗（Ｒ１）１２，（Ｒ２）１３で構成されるトラン
ジスタ回路の例である。図３はさらに他の例を示すトラ
ンジスタ回路で、図２の構成の入力側トランジスタ１０
のコレクタとベースの間にトランジスタ（Ｑ３）１６の
ベースとエミッタを接続したものである。
【０００３】従来のトランジスタ回路はノイズ除去や発
振防止のために入力側トランジスタ１０のコレクタと低
電位電源１５との間にバイパス容量（Ｃ１）１４を上記
図２および図３のように挿入している。図４に半導体基
板上に形成した図２のトランジスタ回路の断面を示す。
バイパス容量（Ｃ１）１４はＰ形シリコン基板１上に形
成したエピタキシャル層３をＬＯＣＯＳ酸化で押し込む
絶縁層４で独立分離させ、その分離領域にＮ形拡散層１
８を設ける。そしてＮ形拡散装置１８上に酸化膜層２６
および窒化膜層２５を形成し、さらにその上にアルミ層
１９を設けてなるＭＯＳ容量構造としてある。
振防止のために入力側トランジスタ１０のコレクタと低
電位電源１５との間にバイパス容量（Ｃ１）１４を上記
図２および図３のように挿入している。図４に半導体基
板上に形成した図２のトランジスタ回路の断面を示す。
バイパス容量（Ｃ１）１４はＰ形シリコン基板１上に形
成したエピタキシャル層３をＬＯＣＯＳ酸化で押し込む
絶縁層４で独立分離させ、その分離領域にＮ形拡散層１
８を設ける。そしてＮ形拡散装置１８上に酸化膜層２６
および窒化膜層２５を形成し、さらにその上にアルミ層
１９を設けてなるＭＯＳ容量構造としてある。
【０００４】
【発明が解決しようとする課題】さて、このバイパス容
量１４はノイズ除去や発振防止の役目をするだけで、回
路動作上は不要であるにもかかわらず、半導体上に形成
する場合はＰ形シリコン基板上のエピタキシャル層を独
立分離してＮ形拡散層１８とアルミ層１９による通常の
ＭＯＳ容量構造で形成しているので、チップサイズが大
きくなるという欠点があった。本発明の目的は上記欠点
を解決するもので、チップサイズを縮小化できる半導体
集積回路を提供することにある。
量１４はノイズ除去や発振防止の役目をするだけで、回
路動作上は不要であるにもかかわらず、半導体上に形成
する場合はＰ形シリコン基板上のエピタキシャル層を独
立分離してＮ形拡散層１８とアルミ層１９による通常の
ＭＯＳ容量構造で形成しているので、チップサイズが大
きくなるという欠点があった。本発明の目的は上記欠点
を解決するもので、チップサイズを縮小化できる半導体
集積回路を提供することにある。
【０００５】
【課題を解決するための手段】前記目的を達成するため
に本発明による半導体集積回路はそれぞれのベースが共
通に接続された複数のトランジスタのそれぞれのエミッ
タを抵抗を介して低電位電源に接続し、前記複数のトラ
ンジスタの中の第１のトランジスタのコレクタと前記共
通に接続されたベースを接続するか、または前記第１の
トランジスタのコレクタを前記複数のトランジスタとは
別個のトランジスタのベースに接続し、そのエミッタを
前記共通に接続されたベースに接続したトランジスタ回
路を同一半導体基板上に形成してなる半導体集積回路に
おいて、前記複数のトランジスタのエミッタに接続され
た抵抗を拡散抵抗で形成し、前記拡散抵抗の分離領域を
第１のトランジスタのコレクタでバイアスするように構
成してある。また、本発明は 前記拡散抵抗の分離領域
がＰ形シリコン基板上のエピタキシャル領域をＬＯＣＯ
Ｓ酸化によって押し込む絶縁層によって分離形成される
半導体集積回路において、拡散抵抗の分離領域側だけＬ
ＯＣＯＳ酸化により絶縁層を押し込ませず拡散させるよ
うに構成してある。
に本発明による半導体集積回路はそれぞれのベースが共
通に接続された複数のトランジスタのそれぞれのエミッ
タを抵抗を介して低電位電源に接続し、前記複数のトラ
ンジスタの中の第１のトランジスタのコレクタと前記共
通に接続されたベースを接続するか、または前記第１の
トランジスタのコレクタを前記複数のトランジスタとは
別個のトランジスタのベースに接続し、そのエミッタを
前記共通に接続されたベースに接続したトランジスタ回
路を同一半導体基板上に形成してなる半導体集積回路に
おいて、前記複数のトランジスタのエミッタに接続され
た抵抗を拡散抵抗で形成し、前記拡散抵抗の分離領域を
第１のトランジスタのコレクタでバイアスするように構
成してある。また、本発明は 前記拡散抵抗の分離領域
がＰ形シリコン基板上のエピタキシャル領域をＬＯＣＯ
Ｓ酸化によって押し込む絶縁層によって分離形成される
半導体集積回路において、拡散抵抗の分離領域側だけＬ
ＯＣＯＳ酸化により絶縁層を押し込ませず拡散させるよ
うに構成してある。
【０００６】
【実施例】以下、図面を参照して本発明をさらに詳しく
説明する。図１は本発明による半導体集積回路の実施例
を示す図で、図２の回路構成のうち第１のトランジスタ
１０と抵抗１２と容量１４を半導体上に形成したときの
断面図である。Ｐ形シリコン基板１上にＮ形のエピタキ
シャル領域３を形成し、そのＮ形のエピタキシャル領域
をＬＯＣＯＳ酸化によって押し込む絶縁層４で独立分離
させ、拡散抵抗Ｒ１の分離領域を形成する。
説明する。図１は本発明による半導体集積回路の実施例
を示す図で、図２の回路構成のうち第１のトランジスタ
１０と抵抗１２と容量１４を半導体上に形成したときの
断面図である。Ｐ形シリコン基板１上にＮ形のエピタキ
シャル領域３を形成し、そのＮ形のエピタキシャル領域
をＬＯＣＯＳ酸化によって押し込む絶縁層４で独立分離
させ、拡散抵抗Ｒ１の分離領域を形成する。
【０００７】そのとき、拡散抵抗の分離領域側だけＬＯ
ＣＯＳ酸化による絶縁層４を押し込みをせず拡散させ
る。その拡散抵抗の分離領域を第１のトランジスタのコ
レクタでバイアスするための電極をＮ形拡散層８で設け
ている。Ｎ形のエピタキシャル層３で形成されている前
記の拡散抵抗の分離領域とＬＯＣＯＳ酸化で押し込まな
かった拡散層４との間に発生する寄生ジャンクション容
量とＰ形シリコン基板と前記拡散抵抗の分離領域との間
に発生する寄生ジャンクション容量の総和をバイパス容
量１４として使用する。
ＣＯＳ酸化による絶縁層４を押し込みをせず拡散させ
る。その拡散抵抗の分離領域を第１のトランジスタのコ
レクタでバイアスするための電極をＮ形拡散層８で設け
ている。Ｎ形のエピタキシャル層３で形成されている前
記の拡散抵抗の分離領域とＬＯＣＯＳ酸化で押し込まな
かった拡散層４との間に発生する寄生ジャンクション容
量とＰ形シリコン基板と前記拡散抵抗の分離領域との間
に発生する寄生ジャンクション容量の総和をバイパス容
量１４として使用する。
【０００８】
【発明の効果】以上、説明したように本発明は半導体上
に形成するバイパス容量を拡散抵抗の分離領域とＰ形シ
リコン基板との間に発生する寄生ジャンクション容量で
兼用するように構成されているので、容量素子単独の専
有面積をなくすことができ、チップサイズの縮小化を実
現できる。
に形成するバイパス容量を拡散抵抗の分離領域とＰ形シ
リコン基板との間に発生する寄生ジャンクション容量で
兼用するように構成されているので、容量素子単独の専
有面積をなくすことができ、チップサイズの縮小化を実
現できる。
【図１】本発明による半導体集積回路の実施例を示す縦
断面図である。
断面図である。
【図２】従来の半導体集積回路の一例を示す回路図であ
る。
る。
【図３】従来の半導体集積回路の他の例を示す回路図で
ある。
ある。
【図４】従来の半導体集積回路の一例を示す縦断面図で
ある。
ある。
１…Ｐ形シリコン基板 ２…Ｎ形埋め込み層 ３…Ｎ形エピタキシャル層 ４…絶縁層 ５…ＬＯＣＯＳ酸化膜 ６…チッ化膜層 ７…Ｐ形拡散層 ８…Ｎ形拡散層 ９…アルミ層 １０…入力側トランジスタＱ１ １１…出力側トランジスタＱ２ １２，１３…抵抗 １４…バイパス容量 １５…低電位電源 １６…バッファ用トランジスタＱ３
Claims (2)
- 【請求項１】 それぞれのベースが共通に接続された複
数のトランジスタのそれぞれのエミッタを抵抗を介して
低電位電源に接続し、前記複数のトランジスタの中の第
１のトランジスタのコレクタと前記共通に接続されたベ
ースを接続するか、または前記第１のトランジスタのコ
レクタを前記複数のトランジスタとは別個のトランジス
タのベースに接続し、そのエミッタを前記共通に接続さ
れたベースに接続したトランジスタ回路を同一半導体基
板上に形成してなる半導体集積回路において、 前記複数のトランジスタのエミッタに接続された抵抗を
拡散抵抗で形成し、前記拡散抵抗の分離領域を第１のト
ランジスタのコレクタでバイアスするように構成したこ
とを特徴とする半導体集積回路。 - 【請求項２】前記拡散抵抗の分離領域がＰ形シリコン基
板上のエピタキシャル領域をＬＯＣＯＳ酸化によって押
し込む絶縁層によって分離形成される請求項１記載の半
導体集積回路において、 拡散抵抗の分離領域側だけＬＯＣＯＳ酸化により絶縁層
を押し込ませず拡散させるように構成したことを特徴と
する半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9898092A JPH05243503A (ja) | 1992-02-28 | 1992-02-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9898092A JPH05243503A (ja) | 1992-02-28 | 1992-02-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243503A true JPH05243503A (ja) | 1993-09-21 |
Family
ID=14234166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9898092A Pending JPH05243503A (ja) | 1992-02-28 | 1992-02-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243503A (ja) |
-
1992
- 1992-02-28 JP JP9898092A patent/JPH05243503A/ja active Pending
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