JPS63307773A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPS63307773A
JPS63307773A JP62143071A JP14307187A JPS63307773A JP S63307773 A JPS63307773 A JP S63307773A JP 62143071 A JP62143071 A JP 62143071A JP 14307187 A JP14307187 A JP 14307187A JP S63307773 A JPS63307773 A JP S63307773A
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JP
Japan
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region
type
transistor
diode
semiconductor
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Application number
JP62143071A
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English (en)
Inventor
Hirotaka Nishizawa
裕孝 西沢
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、半導体集
積回路装置の高集積化に適用して有効なものである。
〔従来技術〕
NPNトランジスタを用いたエミッタフォロワ回路の動
作速度を速めるために、エミッタと接地電位の間にPN
Pトランジスタを接続してコンプリメンタリ回路にする
ことが考えられる3この場合、NPNトランジスタ及び
PNPトランジスタの動作範囲の適正化を図るために、
バイアス回路が必要となる。なお、NPNトランジスタ
とPNPトランジスタとのコンプリメンタリ回路からな
るエミッタフォロア回路に関しては、例えば、産業図書
株式会社発行、米国半導体電子工学教育委員会編「トラ
ンジスタ回路ハンドブックJ  [5EECコVOL、
7、p 35 ニ記載されティる。
〔発明が解決しようとする問題点〕
本発明者は、前記コンプリメンタリ回路のバイアス回路
について検討した結果、次の問題点を見出した。
バイアス回路を構成する複数の抵抗素子やダイオードは
、半導体基板の表面にそれぞれ個別に形成した半導体領
域によって構成されている。このため、バイアス回路を
構成するための領域が著しく大きくなる。特しこ、ダイ
オードは1通常NPNトランジスタのエミッタとベース
の間に構成されるPN接合を用いて構成するため、1個
のダイオード領域が非常に大きくなる。
本発明の目的は、半導体集積回路装置の高集積化を図る
ことにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
〔問題点を解決するための手段〕
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
すなわち、半導体基板表面に延在する第1導電型の第1
半導体層で前記抵抗素子を構成し、前記第1半導体層内
の所定部に第2導電型の第2半導体層を設けて前記第1
半導体層と第2半導体層との間で前記ダイオードを構成
するものである。
〔作用〕
上述した手段によれば、バイアス回路を構成するそれぞ
れの素子の間が素子分離領域によって分離されていない
ので、高集積化を図ることができる。また、ダイオード
がそれを構成するために必要な大きさの領域からなり、
バイポーラトランジスタのベース、エミッタを用いたと
きのように大きな領域を必要としないので、高集積化を
図ることができる。
〔発明の実施例I〕
以下1本発明の一実施例を図面を用いて説明する。
第1図は、実施例■におけるNPNI−ランジスタとP
NP トランジスタのコンプリメンタリ回路の平面図。
第2図は、第1図のA−A切断線における断面図、 第3図は、第1図のB−B切断線における断面図、 第4図は、前記コンプリメンタリ回路の等価回路である
まず、第4図を用いて回路構成を説明する。
第4図において、Vccは高レベルの基準電位であり、
論理回路であれば例えばOv、リニア回路であれば例え
ば+5vである。v[lEは低レベルの基P?li位で
あり、論理回路であれば例えば−3゜5■、リニア回路
であれば例えば−5vである。
NPNトランジスタTr□、PNPトランジスタTr2
、抵抗素子R8、R2、ダイオードD1、D2のぞれぞ
れが第4図に示したように接続されてコンプリメンタリ
(相補型)回路を構成している。
INが入力端子であり、OUTが出力端子である。
第1図乃至第3図において、1はp−型単結晶シリコン
からなる半導体基板(以下、基板という)である。基板
1上の全面にはn−型及びp−型のエピタキシャル層8
,10が成長される。なお、以下、エピタキシャル層8
.10も含めて基板1という。
基板1の表面部には、例えばCVDによる酸化シリコン
膜からなるフィールド絶縁膜2が素子領域を規定するよ
うなパターンで形成しである。フィールド絶縁vA2の
下部のうちゴ型埋め込み層4.9を除いた部分にはpチ
ャネルストッパ領域3が形成しである。
NPNトランジスタTr工は、n°型埋め込み層4、コ
レクタ領域8のn°型引き出し領域5、n−型エピタキ
シャル層からなるコレクタ領域8、p型半導体領域から
なるベース領域6.r1″型半導体領域からなるエミッ
タ領域7とで構成しである。このトランジスタTr1は
、パーティカルトランジスタ構造となっている。
PNP トランジスタTr、は、n゛型埋込み層9、ベ
ース領域10のd型用き出し領域9A、ゴ型エピタキシ
ャル層からなるベース領域10、ブ型半導体領域からな
るエミッタ領域12、p°型半導体領域からなるコレク
タ領域11とで構成しである。このトランジスタTr2
はラテラルトランジスタであり、エミッタ領域12を中
心としてその回りをコレクタ領域11がリング状に囲む
ように設けである。
先のトランジスタTr工とトランジスタTr2において
、n°型埋め込み層4とゴ型埋め込み層9は同一工程で
形成され、引き出し領域5と9が同一工程で形成される
。また、トランジスタTr工のコレクタ領域8(エピタ
キシャル層)とトランジスタTr□のベース領域10、
トランジスタTr工のベース領域6とトランジスタTr
、のコレクタ領域11及びエミッタ領域1zのそれぞれ
が同一工程で形成される。基板1のフィールド絶縁膜2
から露出している表面は、熱酸化による薄い酸化シリコ
ン膜からなる絶縁膜13が覆っている。
第4図に示された抵抗素子R1,R,、ダイオードD1
.D2は、トランジスタTr工、Tr、に隣接してフィ
ールド絶縁膜2上を線状に延在する第1層目の多結晶シ
リコン11!116で一体に構成している。
つまり、線状の多結晶シリコン層16に交互にp9型領
域16a、ゴ型領域16b、p”型領域16c、n7型
領域16dを形成して抵抗素子RいダイオードD4、ダ
イオードD2、抵抗素子R2を構成している。p゛型多
結晶シリコン層16aが抵抗素子R1であり。
n°型多結晶シリコン層ILdが抵抗素子R2である。
ダイオードDユは、P0型多結晶シリコン層16aとn
°型多結晶シリコン516bの間のPN接合によって構
成している。ダイオードD2は、P゛型多結晶シリコン
層16cとn°型多結晶シリコン層16dの間のPN接
合によって構成している。n°型多結晶シリコン層16
bとp°型多結晶シリコン層16cの間は、例えば酸化
シリコン膜からなる絶R膜14を選択的に除去してなる
接続孔17を通してアルミニュウム膜からなる配線18
dが接続している。この配線18dは第4図に示した入
力端子INになっている。
前記絶縁膜14は例えばCVDによって形成したもので
あり、アルミニウム膜は例えばスパッタによって形成し
ている。一方、抵抗素子R工であるp。
型多結晶シリコン層16aのダイオードD□側と反対側
の端部には、第1層目のアルミニウム膜からなる配線1
8aが接続孔17を通して接続しており、この配線18
aによって基4!電位Vcc例えばOvあるいは+5v
に接続している。P°型多結晶シリコン層16aのダイ
オードD□側の端部は、その一部をトランジスタTr1
上にまで引き出すようにして延在させ、そこで絶縁膜1
3を除去してなる接続孔15を通してベース領域6に接
続している。抵抗素子R2であるn°型多結晶シリコン
層16dのダイオードD2側の端部は、トランジスタT
r2上にまで引き出すようにして延在させ、そこで接続
孔15を通してベース領域10の引き出し領域9Aに接
続している。n゛型多結晶シリコン層16dのダイオー
ドD2と反対側の端部は、第1層目のアルミニウム膜か
らなる配線18eが接続孔17を通して接続し、この配
線18eによってい負レベルの電源電位V0例えば−3
,5■あるいは一5■に接続している。トランジスタT
r1のn°型エミッタ領域7及びトランジスタTr2の
ブ型エミッタ領域6に、第1層目のアルミニウム層から
なる配線18bが接続孔17を通して接続している。配
線18bは、第4図に示した出力端子OUTとなってい
る。トランジスタTr1のコレクタ引き出し領域5に前
記アルミニウム配線18aが接続孔17を通して接続し
ている。また、トランジスタTr2のコレクタ領域11
に第1層目のアルミニウム膜からなる配線18c  。
が接続している。この配線18cによって低レベルの基
準電位V g gに接続している。
以上、説明したように、本実施例によれば、トランジス
タTr1とTr2のバイアス回路を構成する抵抗素子R
,,RいダイオードD1、D2のそれぞれを基板1上に
形成した多結晶シリコン層で一体に構成していることに
より、それらの間に分雅領域がないので前記バイアス回
路を構成するために要する領域を小さくすることができ
る。
また、抵抗素子R工、R2,ダイオードD1、D2を基
板1表面の半導体領域によって構成した場合と比較して
、フィールド絶縁v42のバーズビークによって素子領
域が増大することがないので、前記バイアス回路が要す
る領域を著しく縮小することができる。
また、抵抗素子R1,R2、ダイオードD0、D2のそ
れぞれと基板1の間に接合容量が構成されないので、回
路動作を速くすることができる。
また、抵抗素子R1、R2、ダイオードD1、D2が、
トランジスタTr工のベース電極16a、トランジスタ
Tr、のベース電極16dを構成する多結晶シリコン層
と同層の多結晶シリコン層を用いて形成することができ
るので、製造工程の増加なく前記バイアス回路を構成す
ることができる。
〔実施例■〕
第5図は、実施例■におけるNPNトランジスタとPN
Pトランジスタ及びそれらのバイアス回路からなるコン
プリメンタリ回路の平面図、第6図は、第5図のA−A
切断線における断面図、 第7図は、第5図のB−B切断線における断面図である
なお、第5図は、回路の構成を見易くするため、フィー
ルド絶縁膜2以外の絶縁膜を図示していない。
実施例■では、バイアス回路を構成する抵抗素子R,,
R2、ダイオードD1. D2のそれぞれを基板1の表
面に線状に形成したp型半導体領域2o、ゴ型半導体領
域19a、19bとで構成している。半導体領域20は
、トランジスタTrよのベース領域6を構成しているp
型半導体領域と一体に形成することによって抵抗素子R
□をトランジスタTr工のベース領域6に接続させてい
る。すなわち、抵抗素子R1は、P型半導体領域20の
ベース領域6と一体にされる部分から第1層目のアルミ
ニウム膜からなる配線18aが接続孔17を通して接続
している部分までである。ダイオードD工は、p型半導
体領域20とそれより浅く形成されたn゛型半導体領域
19aとの間のPN接合によって構成されている。n゛
型半導体領域19aは、線状に延在するp型半導体領域
20のベース領域6が一体化されている部分の近傍すな
わち配線18aが接続している側と反対側の表面に形成
されている。さらに、線状のp型半導体領域20の幅を
完全に横切るような幅で形成されている。ダイオードD
2を構成するn゛型半導体領域19bは、前記n°型半
導体領域19aから離されまたp型半導体領域20の表
面にそれを横切るように形成している。n゛型半導体領
域19bは、p型半導体領域20より浅くされている。
!】゛型半導体領域19aと19bの間のp壁領域20
と、n°型半導体領F4.19bの間のP N接合によ
ってダイオードD2をt+tl成している。なお、n°
型半導体領域19aと19bの間のp壁領域20と、前
記n°型半導体領域19aの間のPN接合は、第1層目
のアルミニウム配線18dによってショートしている。
この配線18dが入力端子INである。また、n゛型半
導体領域19bと、それのダイオードD0側と反対側の
p型半導体領域20の間は、第1層目のアルミニウム膜
からなる配線18fによってショートしている3配線1
8fはトランジスタTr、の上まで延在し接続孔17を
通してベース引き出し領域9Aに接続している。p型半
導体領域20の前記配線18aが接続している端部と反
対側の端部には、第1層目のアルミニウム膜からなる配
線18eが接続孔17を通して接続している。この配線
18eが接続している部分がらn°型半導体領域19b
の間が、抵抗素子R2である。
p型半導体領域20は、トランジスタTr、のp型ベー
ス領域6、トランジスタTrのP°型コレクタ領域11
、p°型エミッタ領域12と同一工程で形成している。
ダイオードDいD2のn゛型半導体領域19a、19b
は、トランジスタTr、のn°型エミッタ領域7と同一
工程で形成している。P型半導体領域20は1ml型半
導体領域(エピタキシャル層)8の上に形成され、さら
にn−型半導体領域8はn゛型埋込みWJ4の上に形成
している。π型半導体領域8はトランジスタTr工の1
型コレクタ領域8、トランジスタTr2のπ型ベース領
域1oと同一工程で形成している。抵抗素子R工、R2
、ダイオードD1、D2のそれぞれの下部のn゛゛半導
体領域4は、トランジスタTr工のn°型埋め込み層4
及びトランジスタTr2のn°型埋め込みJi59と同
一工程で形成したものであり、かつトランジスタTr工
のゴ型埋め込み層4と一体に形成している。
以上、説明したように、本実施例によれば、抵抗素子R
工、R2、ダイオードD1、D2のそれぞれの間をフィ
ールド絶縁膜2で分離することなく一体に構成している
ことにより、バイアス回路を構成するために要する領域
を小さくできる。
また、ダイオード口工、D2を単結晶シリコン層で構成
していることにより、電気的特性の良好なダイオード口
工、D2を得ることができる。
また、ダイオードD1、D2が本来、バイポーラトラン
ジスタとして構成した半導体領域で構成したものでなく
、線状のp型半導体領域20の内に島状のn°型半導体
領域19a、19bを形成して構成されているので、ダ
イオードD1.D2領域を小さくできる。
また、抵抗素子R1、R2、ダイオード口工、D2を構
成するP型半導体領域20、n゛゛半導体領域19a、
19bがトランジスタTrいTr2と同一工程で形成で
きるので、バイアス回路を製造工程の増加なく形成でき
る。
また、トランジスタTr、は、S E P T (Se
lec−tive Etching of Po1y 
5ilicon Technology)などのS S
 T (Super Self−align Tran
sistor)を用いてもよい。さらに、トランジスタ
Tr2は、5EPTプロセス等で形成できるグラフトベ
ースをエミッタ及びコレクタとするラテラルPNPで形
成してもよい。
〔実施例■〕
第8図は、実施例■におけるコンプリメンタリ回路を構
成するNPN トランジスタTr、、PNPトランジス
タTr2、ダイオードD!、D2のうち、NPNトラン
ジスタTr1、ダイオードD□。
D2、抵抗素子R2の断面を図示したものである。
PNPトランジスタTr、、抵抗素子R2は図示してい
ない。
実施例■は、トランジスタTr、を5EPT (Sel
ective   etching   ofpoly
silicon   technology)によって
形成し、ダイオードD1.D、をトランジスタTr1と
同一工程によって形成し、また抵抗素子R工、R2をト
ランジスタTr、のベース電極16又はトランジスタT
r2のベース電極(図示していない)と同一工程で形成
するものである。
第8図において、6はNPNトランジスタTr1のp壁
貫性ベース領域、6Aはp゛型ダグラフトベース領域7
がn°型エミッタ領域である。PNPトランジスタTr
2は、例えば第1図乃至第3図または第5図乃至第7図
に示したものと同一構造のものでよい。
一方、ダイオード口工はp゛゛半導体領域21とn−型
半導体領域22で構成され、ダイオードD2はp゛゛半
導体領域25とn−型半導体領域26で構成されている
。これらダイオードDいD2はバイポーラトランジスタ
の例えばエミッタとベースの間のPN接合を用いて形成
したものでないため、バイポーラ1−ランジスタを用い
て+11成したものより小さくされている。p°型半導
体領域21と25は、グラフトベース領域6Aと同一工
程で形成することができる。また、π型半導体領域22
と26は、1型コレクタ領域8と同一工程で形成するこ
とができる。ダイオードD1の一方の電極を基板1表面
に取り出すためにn°型埋め込み層23及びn゛型引出
し領域24を設けている。同様に、ダイオードD2の一
方の電極を基板1表面に取り出すために、n゛型埋込み
層27.d型引き出し領域28を設けている。埋め込み
層23.27は、トランジスタTr1の埋め込み層4と
同一工程で形成することができ、また引き出し領域24
.28はトランジスタTr、の引き出し領域5と同一工
程で形成することができる。
基板1上に例えばCVDによって形成した窒化シリコン
膜29が形成されている。この窒化シリコン膜29は、
グラフトベース領域6Aを形成するイオン打ち込みのマ
スクとなり、またp°型多結晶シリコン層からなるベー
ス電極16を熱酸化して酸化シリコン膜からなる絶縁膜
30を形成する際の熱酸化マスクとなる。ベース電極1
6は、窒化シリコン膜29及び酸化シリコン膜13を除
去して形成した接続孔15を通してグラフトベース領域
6Aに接続し、またダイオードD□のP°型半導体領域
21に接続している。なお、ベース電極16はそれと同
一層の多結晶シリコン膜からなる抵抗素子R工が一体に
形成されている。また、ベース電極16及び抵抗素子R
□の露出している表面はその表面すなわち多結晶シリコ
ン層の表面を熱酸化して形成した酸化シリコン膜からな
る絶縁膜30が覆っている。トランジスタTr、のエミ
ッタ領域7には、例えばCVDによる第2層目の多結晶
シリコン膜からなるエミッタ電極46が接続している。
@極46の露出している表面は、それを構成している多
結晶シリコン膜を熱酸化して形成した酸化シリコン膜か
らなる絶縁膜32が覆っている。また、電極46の上に
は絶縁膜32を選択的に除去してなる接続孔17を通し
てアルミニラ膜からなる配NiA18bが接続している
ダイオードDiの引き出し領域24と、ダイオードD2
の一方の電極であるp゛型半導体領域25の間を第1層
目のアルミニウム配線18clが接続している。ダイオ
ードD2の他方の電極である1型半導体領域26のn°
型引出し領域28に、前記ベース電極16と同層の多結
晶シリコン層16(ただし、n°型である。)からなる
抵抗素子R2の一端が接続孔15を通して接続している
。半導体領域28の多結晶シリコン層16すなわち抵抗
素子R2が接続している表面は、その多結晶シリコン層
16中のn型不純物例えばリンの拡散によってnり型半
導体領域28Aとなっている。抵抗素子R2を構成して
いる多結晶シリコン層16の露出している表面は、ベー
ス電極16と同様に、熱酸化による酸化シリコン層から
なる絶縁膜30が覆っている。また、抵抗素子R2の前
記と異る方の端部には、第1層目のアルミニウム配線1
8eが絶縁膜30を除去してなる接続孔17を通して接
続している。なお、抵抗素子R2の半導体領域28Aに
接続している側の端部は、フィールド絶縁膜2上を延在
して図示されていないトランジスタTr2のベースに接
続している。
以上、説明したように、NPNトランジスタTr工は、
5EPTプロセスで形成したものであってもよい。
また、その5EPTプロセスを用いて前記抵抗素子R0
,R,、ダイオードD1. D、を形成することができ
る。
また、ダイオードD、、D2が本来、バイポーラトラン
ジスタを構成するための半導体領域を用いて構成したも
のではないので、その素子領域を小さくすることができ
る。
また、抵抗素子R1,R,を多結晶シリコン層16で形
成することにより、その抵抗素子RL、R2が占める領
域を小さくすることができ、ダイオードD1、D2を単
結晶シリコン層で構成することにより、そのダイオード
D1.D、の素子特性を良好なものとすることができる
なお、PNPトランジスタTr2は、第8図に示したN
PNトランジスタTr、を形成する5EPTプロセスと
同一工程で、第9図に示したように構成することができ
る。
第9図において、P°型半導体領域36がベース。
p°型半導体領域37がコレクタ領域、Ω−型半導体領
域35がベース領域であり、ゴ型埋め込み層33の上に
形成しである。ベース領域35はゴ型の引き出し領域3
4によって基板1表面に引き出される。埋め込み層33
1よ、第8図に示した埋め込み層4.23.27と同一
工程で形成することができる。引き出し領域34は、第
8図の引き出し領域5,24.28と同一工程で形成で
きる。ベース領域35は第8図のコレクタ領域8、ダイ
オードD1、D2のそれぞれの一方の電極であるゴ型半
導体領域り2.n−型半導体領域26と同一工程で形成
できる。エミッタ領域36及びコレクタ領域37は、第
8図のグラフトベース領域6A及びダイオードDi、 
D、の前記と異る方の電極であるp゛型半導体領域21
.25と同一工程で形成できる。
さらに、第10図に示すように、PNPトランジスタT
rよはパーティカル構造のものであってもよい。
第10図において、38はn°型埋め込み層であり、こ
の上にさらにp゛型埋込み層40が設けられている。n
゛型埋込み層38は、n゛型引出し領域39を通して基
板1表面に取り出され、アルミニウム配線18を通して
高レベルの基準電位Vcc例えば0■又は3.5■が印
加される。このn゛型半導体領域38により素子分離を
行うようにしている。p゛型埋込み層40は、p゛型引
出し領域41を通して基板1表面に取り出され、アルミ
ニウム配線18を通して低レベルの基準電位v0例えば
−3,5又は−5Vが印加される。p−型半導体領域4
2がコレクタ領域、n型半導体領域43がベース領域、
p゛型半導体領域44がエミッタ領域である。
また、抵抗素子RいR2、ダイオードD0、D2は、第
11図に示すように構成したものであってもよい。すな
わち、抵抗素子R1、R2、ダイオードD1、D2のそ
れぞれを単結晶シリコン層で構成し、さらに抵抗素子R
1,R,は基板1表面へのイオン打込みによるゴ型半導
体領域45で構成し、その下には埋め込み層を形成しな
いようにする。
これにより、埋め込み層による横方向への拡がりがなく
なるので、抵抗素子R1,R,を形成するために要する
領域を小さくすることができる。ダイオードD1. D
2は、第8図に示されたものと同様の構成にされている
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
NPN トランジスタとPNPトランジスタのコンプリ
メンタリ回路のバイアス回路を構成する抵抗素子R4,
R,、ダイオードD1.D2を一体に構成していること
により、個々の素子の間に素子分離領域が介在していな
いので、前記バイアス路回路を構成するために要する領
域を縮小することができる。また、ダイオードDi、D
2が本来、バイポーラトランジスタを構成するための半
導体領域によって構成したものではないので、その素子
領域を小さくすることができる。これらにより、半導体
集積回路装置の集積度を高めることができる。
【図面の簡単な説明】
第1図は、実施例IにおけるNPNトランジスタとPN
Pトランジスタのコンプリメンタリ回路の平面図、 第2図は、第1図のA−A切断線における断面図、 第3図は、第1図のB−B切断線における断面図、 第4図は、前記コンプリメンタリ回路の等価回路。 第5図は、実施例HにおけるNPNトランジスタとPN
P トランジスタのコンプリメンタリ回路の平面図、 第6図は、第5図のA−A切断線における断面図、 第7図は、第5図のB−B切断線における断面図、 第8図は、実施例■におけるコンプリメンタリ回路を構
成する各素子のうち、NPNトランジスタ、ダイオード
Di、D2、抵抗素子R2の断面図、第9図は、前記コ
ンプリメンタリ回路を構成するPNPトランジスタを5
EPTプロセスで形成したときの断面図、 第10図は、前記コンプリメンタリ回路を構成するPN
Pトランジスタをパーティカルトランジスタとしたとき
の断面図、 第11図は、バイアス回路を構成する抵抗素子及びダイ
オードの変形例を示した断面図である。 図中、1・・・基板、2・・・フィールド絶縁膜、3・
・・チャネルストッパ領域、4.9.23.27.33
.38・・・n°型埋め込み層、40・・・p°型埋め
込み層、5.9A、24.28.34.39−n’型型
用出し領域、41−p゛型引出し領域、6・・・p型ベ
ース、6A・・・グラフトベース、10.35.43・
・・n−型又はn型ベース、7・・・イ型エミッタ、1
2.36.44・・・p゛型エミッタ領域、8・・・1
型コレクタ領域、11.37.42・・・P−型又はP
型又はp°型コレクタ領域、13.14・・・絶縁膜、
15.17・・・接続孔、16・・・多結晶シリコン層
(抵抗素子)。 18・・・アルミニウム配線、19・・・n°型半導体
領域(ダイオード)、20・・・p型半導体領域からな
る抵抗素子、21.22・・・ダイオードを構成するp
゛型又はn−型半導体領域、28A・・・n゛型半導体
領域、45・・・n°型半導体領域からなる抵抗素子、
46・・・素子分離領域の境界。 代理人 弁理士 小川勝男″)1 、二X′ 、−ノ l:lI(7℃) 第4図 第10図

Claims (1)

  1. 【特許請求の範囲】 1、抵抗素子とダイオードの直列回路を有する半導体集
    積回路装置であって、半導体基板表面に延在する第1導
    電型の第1半導体層で前記抵抗素子を構成し、前記第1
    半導体層内の所定部に第2導電型の第2半導体層を設け
    て前記第1半導体層と第2半導体層との間で前記ダイオ
    ードを構成したことを特徴とする半導体集積回路装置。 2、前記抵抗素子とダイオードは、NPNトランジスタ
    とPNPトランジスタのコンプリメンタリ回路のバイア
    ス回路を構成していることを特徴とする特許請求の範囲
    第1項記載の半導体集積回路装置。 3、前記抵抗素子とダイオードは、半導体基板上に形成
    した同層でかつ線状の多結晶シリコン層に第1半導体領
    域と第2半導体領域を形成して構成したものであること
    を特徴とする特許請求の範囲第1項記載の半導体集積回
    路装置。 4、前記抵抗素子とダイオードは、半導体基板の表面に
    形成した線状の第1導電型の第1半導体領域内に島状の
    第2導電型の第2半導体領域を形成することにより構成
    したものであることを特徴とする特許請求の範囲第1項
    記載の半導体集積回路装置。
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