JPH05243484A - 半導体装置の容量素子およびその製造方法 - Google Patents
半導体装置の容量素子およびその製造方法Info
- Publication number
- JPH05243484A JPH05243484A JP45692A JP45692A JPH05243484A JP H05243484 A JPH05243484 A JP H05243484A JP 45692 A JP45692 A JP 45692A JP 45692 A JP45692 A JP 45692A JP H05243484 A JPH05243484 A JP H05243484A
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- film
- silicon film
- lower electrode
- silicon nitride
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】ＤＲＡＭなの極薄容量絶縁膜において、リーク
電流を低減し、長期信頼性を向上させる。 【構成】パターニンクされた下部電極の多結晶シリコン
膜３表面に、減圧気相成長法で、多結晶シリコン膜１を
選択成長させ、連続して窒化シリコン膜２を成長させ
る。 【効果】多結晶シリコン膜と窒化シリコン膜を連続成長
させるために、酸化シリコン膜の形成をなくすことがで
きる。
電流を低減し、長期信頼性を向上させる。 【構成】パターニンクされた下部電極の多結晶シリコン
膜３表面に、減圧気相成長法で、多結晶シリコン膜１を
選択成長させ、連続して窒化シリコン膜２を成長させ
る。 【効果】多結晶シリコン膜と窒化シリコン膜を連続成長
させるために、酸化シリコン膜の形成をなくすことがで
きる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の容量素子
およびその製造方法に関する。
およびその製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭの縮小化に伴い、キャパシタ・
セルの構造はトレンチ型やスタック型に代表される３次
元的構造が採用されてきた。これはチップ単位面積当た
りのキャパシタ数を増やす必要があるからである。ま
た、これと同時に容量絶縁膜の薄膜化が進んでいる。４
メガビットＤＲＡＭではスタック型セル構造が主流であ
り、容量絶縁膜としては酸化シリコン膜／窒化シリコン
膜の二層膜が使われている。この容量絶縁膜は、下部電
極である多結晶シリコン上に減圧気相成長法で窒化シリ
コ膜を成長させ、その後ウェット酸化法で窒化シリコン
膜を酸化することによって、形成している。
セルの構造はトレンチ型やスタック型に代表される３次
元的構造が採用されてきた。これはチップ単位面積当た
りのキャパシタ数を増やす必要があるからである。ま
た、これと同時に容量絶縁膜の薄膜化が進んでいる。４
メガビットＤＲＡＭではスタック型セル構造が主流であ
り、容量絶縁膜としては酸化シリコン膜／窒化シリコン
膜の二層膜が使われている。この容量絶縁膜は、下部電
極である多結晶シリコン上に減圧気相成長法で窒化シリ
コ膜を成長させ、その後ウェット酸化法で窒化シリコン
膜を酸化することによって、形成している。
【０００３】図４を用いて、この下部電極と窒化シリコ
ン膜の形成について、詳しく説明する。
ン膜の形成について、詳しく説明する。
【０００４】まず、半導体基板６上に形成された窒化シ
リコン膜等の絶縁膜５上に多結晶シリコン膜３を減圧気
相成長法で数千オングストローム堆積させ、拡散法にて
リン等の不純物を該多結晶シリコン３中にドープする
（図４（ａ））。この多結晶シリコン膜３を、通常のＰ
Ｒ工程、ドライエッチング工程にて下部電極としての所
望の形状にパターニングした（図４（ｂ））のち、多結
晶シリコン膜表面の自然酸化膜をウェットＨＦ前処理で
除去し、減圧気相成長法にて、窒化シリコン膜を成長さ
せ（図４（ｃ））、上部電極としての多結晶シリコン膜
４を形成して容量素子となる（図４（ｄ））。
リコン膜等の絶縁膜５上に多結晶シリコン膜３を減圧気
相成長法で数千オングストローム堆積させ、拡散法にて
リン等の不純物を該多結晶シリコン３中にドープする
（図４（ａ））。この多結晶シリコン膜３を、通常のＰ
Ｒ工程、ドライエッチング工程にて下部電極としての所
望の形状にパターニングした（図４（ｂ））のち、多結
晶シリコン膜表面の自然酸化膜をウェットＨＦ前処理で
除去し、減圧気相成長法にて、窒化シリコン膜を成長さ
せ（図４（ｃ））、上部電極としての多結晶シリコン膜
４を形成して容量素子となる（図４（ｄ））。
【０００５】
【発明が解決しようとする課題】シリコン基板あるいは
多結晶シリコン膜上に減圧気相成長法にて窒化シリコン
膜を堆積される場合、窒化シリコ膜下には自然酸化膜が
存在する。この自然酸化膜は、ウェッタＨＦ前処理で除
去されてから減圧気相成長装置な搬入されるまでの時間
に、シリコン基板あるいは多結晶シリコン膜表面に室温
で成長する酸化膜と、減圧気相成長装置の炉内に挿入さ
れる際に大気を巻き込むことによって成長する酸化膜か
らなる。特に酸化されやすい高濃度にリンがドープされ
た多結晶シリコ膜上では、約１０−２０オングストロー
ムの自然酸化膜が成長していると考えられる。
多結晶シリコン膜上に減圧気相成長法にて窒化シリコン
膜を堆積される場合、窒化シリコ膜下には自然酸化膜が
存在する。この自然酸化膜は、ウェッタＨＦ前処理で除
去されてから減圧気相成長装置な搬入されるまでの時間
に、シリコン基板あるいは多結晶シリコン膜表面に室温
で成長する酸化膜と、減圧気相成長装置の炉内に挿入さ
れる際に大気を巻き込むことによって成長する酸化膜か
らなる。特に酸化されやすい高濃度にリンがドープされ
た多結晶シリコ膜上では、約１０−２０オングストロー
ムの自然酸化膜が成長していると考えられる。
【０００６】この酸化膜は、酸化膜換算膜厚５０オング
ストローム以下の薄膜領域でリーク電流を増大させ、絶
縁膜の長期信頼性を劣化させる。
ストローム以下の薄膜領域でリーク電流を増大させ、絶
縁膜の長期信頼性を劣化させる。
【０００７】このように、従来技術では、窒化シリコン
膜下に存在する酸化膜によって、容量絶縁膜の電気的特
性を劣化させるという問題点があった。
膜下に存在する酸化膜によって、容量絶縁膜の電気的特
性を劣化させるという問題点があった。
【０００８】また、ホスフィン等のガス・ソースを用い
て不純物をドープしながら下部電極の多結晶シリコンを
減圧気相成長させ、大気に暴露させずに、連続して窒化
シリコン膜を減圧気相成長させることは可能であり、こ
れにより、界面に酸化膜の存在しない窒化シリコン膜を
下部電極多結晶シリコン膜上に形成できる。しかし、そ
の後に下部電極のパターニング行程が行われるために、
多結晶シリコンの側壁に窒化シリコン膜が存在せず、そ
のため、上部電極の多結晶シリコンが下部電極のポリシ
リコンと直接コンタクトしてしまうという問題があり、
実用化は困難である。
て不純物をドープしながら下部電極の多結晶シリコンを
減圧気相成長させ、大気に暴露させずに、連続して窒化
シリコン膜を減圧気相成長させることは可能であり、こ
れにより、界面に酸化膜の存在しない窒化シリコン膜を
下部電極多結晶シリコン膜上に形成できる。しかし、そ
の後に下部電極のパターニング行程が行われるために、
多結晶シリコンの側壁に窒化シリコン膜が存在せず、そ
のため、上部電極の多結晶シリコンが下部電極のポリシ
リコンと直接コンタクトしてしまうという問題があり、
実用化は困難である。
【０００９】さらに、前述のように、下部電極の不純物
がドープされた多結晶シリコン膜と窒化シリコン膜とを
連続成長させた後、引き続いて上部電極である多結晶シ
リコン膜を成長させた後、ひとつひとつのキャパシタ・
セルをパターニングする方法も考えられる。しかし、上
部電極もひとつひとつ分離されるため、上部電極を結ぶ
配線が必要となるという問題がある。
がドープされた多結晶シリコン膜と窒化シリコン膜とを
連続成長させた後、引き続いて上部電極である多結晶シ
リコン膜を成長させた後、ひとつひとつのキャパシタ・
セルをパターニングする方法も考えられる。しかし、上
部電極もひとつひとつ分離されるため、上部電極を結ぶ
配線が必要となるという問題がある。
【００１０】
【課題を解決するための手段】本発明の特徴は、所定形
状にパターニングされた下部電極と、前記下部電極の上
面および側面の全表面に披着形成された多結晶シリコン
膜と、前記多結晶シリお膜の全表面に披着形成された容
量絶縁膜となる窒化シリコン膜と、前記窒化シリコン膜
上に形成された上部電極とを有する事を特徴とする半導
体装置の容量素子にある。ここで、前記下部電極の全表
面に披着形成された多結晶シリコン膜は選択成長された
多結晶シリコン膜であることが好ましい。又、前記下部
電極は第１の多結晶シリコン膜から形成され、該下部電
極の全表面に披着形成された前記多結晶シリコン膜は第
２の多結晶シリコン膜であり、前記上部電極は第３の多
結晶シリコン膜から形成されることができる。
状にパターニングされた下部電極と、前記下部電極の上
面および側面の全表面に披着形成された多結晶シリコン
膜と、前記多結晶シリお膜の全表面に披着形成された容
量絶縁膜となる窒化シリコン膜と、前記窒化シリコン膜
上に形成された上部電極とを有する事を特徴とする半導
体装置の容量素子にある。ここで、前記下部電極の全表
面に披着形成された多結晶シリコン膜は選択成長された
多結晶シリコン膜であることが好ましい。又、前記下部
電極は第１の多結晶シリコン膜から形成され、該下部電
極の全表面に披着形成された前記多結晶シリコン膜は第
２の多結晶シリコン膜であり、前記上部電極は第３の多
結晶シリコン膜から形成されることができる。
【００１１】本発明の他の特徴は、減圧気相成長装置内
で多結晶シリコン膜をパターニングされた下層電極、た
とえばパターニングされた多結晶シリコン上に選択成長
させ、半導体ウェハを大気に暴露させることなく、連続
して窒化シリコン膜を成長させることにより、界面に酸
化膜の存在しない信頼性の高い容量絶縁膜の形成方法に
ある。
で多結晶シリコン膜をパターニングされた下層電極、た
とえばパターニングされた多結晶シリコン上に選択成長
させ、半導体ウェハを大気に暴露させることなく、連続
して窒化シリコン膜を成長させることにより、界面に酸
化膜の存在しない信頼性の高い容量絶縁膜の形成方法に
ある。
【００１２】
【実施例】本発明について図面を参照して説明する。図
１は本発明の一実施例の容量素子の断面図であり、図２
は図１の容量素子の製造方法の断面図である。以下、図
２に従って、製造方法の一実施例を説明する。
１は本発明の一実施例の容量素子の断面図であり、図２
は図１の容量素子の製造方法の断面図である。以下、図
２に従って、製造方法の一実施例を説明する。
【００１３】まず、半導体基板６上に形成された酸化シ
リコン膜等の絶縁膜５上に多結晶シリコン膜３を減圧気
相成長法で数千オングストローム堆積させ、拡散法にて
リン等の不純物を該多結晶シリコン３中にドープする
（図２（ａ））。この多結晶シリコン膜３を、通常のＰ
Ｒ工程、ドライエッチング工程に下部電極としての形状
にパターニングした（図２（ｂ））のち、多結晶シリコ
ン膜表面の自然酸化膜をウェットＨＦ前処理で除去す
る。
リコン膜等の絶縁膜５上に多結晶シリコン膜３を減圧気
相成長法で数千オングストローム堆積させ、拡散法にて
リン等の不純物を該多結晶シリコン３中にドープする
（図２（ａ））。この多結晶シリコン膜３を、通常のＰ
Ｒ工程、ドライエッチング工程に下部電極としての形状
にパターニングした（図２（ｂ））のち、多結晶シリコ
ン膜表面の自然酸化膜をウェットＨＦ前処理で除去す
る。
【００１４】その後、減圧気相成長法で、まず、多結晶
シリコン膜１を、パターニングされた多結晶シリコン上
のみに数十オングストローム選択成長させる（図２
（ｃ））。次に、大気に暴露させることなく、連続して
窒化シリコン膜２を成長させる。（図２（ｄ））。
シリコン膜１を、パターニングされた多結晶シリコン上
のみに数十オングストローム選択成長させる（図２
（ｃ））。次に、大気に暴露させることなく、連続して
窒化シリコン膜２を成長させる。（図２（ｄ））。
【００１５】その後、アニールによって、不純物を、選
択成長させた多結晶シリコン膜２中に、下部の多結晶シ
リコン膜３から導入し、電極にする。
択成長させた多結晶シリコン膜２中に、下部の多結晶シ
リコン膜３から導入し、電極にする。
【００１６】そして、窒化シリコン膜上に多結晶シリコ
ン膜４を減圧気相成長法にて約１０００−２０００オン
グストローム堆積させ、拡散法によってリン等の不純物
を該多結晶シリコン中にドープし、上部電極４とする
（図２（ｅ），図１）。
ン膜４を減圧気相成長法にて約１０００−２０００オン
グストローム堆積させ、拡散法によってリン等の不純物
を該多結晶シリコン中にドープし、上部電極４とする
（図２（ｅ），図１）。
【００１７】前述の実施例では、窒化シリコン膜成長後
に、アニールによって、選択成長させた多結晶シリコン
中に不純物を導入していたが、アニールの時期は窒化シ
リコン膜の成長前でもよい。
に、アニールによって、選択成長させた多結晶シリコン
中に不純物を導入していたが、アニールの時期は窒化シ
リコン膜の成長前でもよい。
【００１８】又、前述の実施例では、窒化シリコン膜成
長に先だって、多結晶シリコンを数十オングストローム
選択成長させ、その後にアニールによって不純物を導入
していたが、多結晶シリコン膜の選択成長中に、ホスフ
ィン等のソース・ガスから不純物を導入することも可能
である。
長に先だって、多結晶シリコンを数十オングストローム
選択成長させ、その後にアニールによって不純物を導入
していたが、多結晶シリコン膜の選択成長中に、ホスフ
ィン等のソース・ガスから不純物を導入することも可能
である。
【００１９】前述の実施例では、窒化シリコン膜を容量
絶縁膜としていたが、図３に示す実施例のように、窒化
シリコン膜２をウェット酸化し、窒化シリコン膜２の表
面を酸化シリコン膜７に置換した酸化シリコン／窒化シ
リコン二層膜を容量絶縁膜とすることも可能である。
絶縁膜としていたが、図３に示す実施例のように、窒化
シリコン膜２をウェット酸化し、窒化シリコン膜２の表
面を酸化シリコン膜７に置換した酸化シリコン／窒化シ
リコン二層膜を容量絶縁膜とすることも可能である。
【００２０】
【発明の効果】以上説明したように本発明は、下部電極
の一部となる多結晶シリコン膜と容量絶縁膜である窒化
シリコン膜を、同一減圧気相成長装置内で連続成長させ
るため、界面に酸化膜を存在させないことが可能であ
り、従来では得られなかったリーク電流の少ない信頼性
の高い極薄容量絶縁膜膜が実現出来るという効果を有す
る。
の一部となる多結晶シリコン膜と容量絶縁膜である窒化
シリコン膜を、同一減圧気相成長装置内で連続成長させ
るため、界面に酸化膜を存在させないことが可能であ
り、従来では得られなかったリーク電流の少ない信頼性
の高い極薄容量絶縁膜膜が実現出来るという効果を有す
る。
【００２１】また、窒化シリコン膜成長に先立つ多結晶
シリコン膜成長は、パターニングされた下部電極のたと
えば多結晶シリコン表面のみに成長する選択成長である
ため、パターニング工程は従来と変わらないという効果
を有する。
シリコン膜成長は、パターニングされた下部電極のたと
えば多結晶シリコン表面のみに成長する選択成長である
ため、パターニング工程は従来と変わらないという効果
を有する。
【図１】本発明の一実施例のスタック型キャパシタの断
面図。
面図。
【図２】本発明の製造方法の一実施例の断面図。
【図３】本発明の他の実施例を示す断面図。
【図４】従来の製造方法を示す断面図である。
１ 選択成長した多結晶シリコン膜 ２ 窒化シリコン膜 ３ 多結晶シリコン膜（下部電極） ４ 多結晶シリコン膜（上部電極） ５ 酸化シリコン膜 ６ シリコン基板
Claims (4)
- 【請求項１】所定形状にパターニングされた下部電極
と、前記下部電極の上面および側面の全表面に披着形成
された多結晶シリコン膜と、前記多結晶シリコン膜の全
表面に披着形成された、容量絶縁膜となる、窒化シリコ
ン膜と、前記窒化シリコン膜上に形成された上部電極と
を有する事を特徴とする半導体装置の容量素子。 - 【請求項２】 前記下部電極の全表面に披着形成された
多結晶シリコン膜は選択成長された多結晶シリコン膜で
ある事を特徴とする請求項１に記載の半導体装置の容量
素子。 - 【請求項３】 前記下部電極は第１の多結晶シリコン膜
から形成され、該下部電極の全表面に披着形成された前
記多結晶シリコン膜は第２の多結晶シリコン膜であり、
前記上部電極は第３の多結晶シリコン膜から形成されて
いる事を特徴とする請求項１もしくは請求項２に記載の
半導体装置の容量素子。 - 【請求項４】 高濃度に不純物がドープされた多結晶シ
リコンあるいは半導体基板からなる下層導電層を下部電
極とし、該下層導電層と容量絶縁膜を挾んで形成された
金属あるいは、高濃度に不純物をドープされた多結晶シ
リコンからなる上層導電層を上部電極とした半導体装置
の容量素子の形成において、パターニングされた前記下
層導電層上に多結晶シリコン膜を選択成長させる工程
と、その後、該半導体装置を大気に暴露することなく連
続的に前記容量絶縁膜としての窒化シリコン膜を気相成
長させる工程とを有することを特徴とする半導体装置の
容量素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP45692A JPH05243484A (ja) | 1992-01-07 | 1992-01-07 | 半導体装置の容量素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP45692A JPH05243484A (ja) | 1992-01-07 | 1992-01-07 | 半導体装置の容量素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243484A true JPH05243484A (ja) | 1993-09-21 |
Family
ID=11474301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP45692A Pending JPH05243484A (ja) | 1992-01-07 | 1992-01-07 | 半導体装置の容量素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243484A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU619362B2 (en) * | 1988-11-21 | 1992-01-23 | Heuft-Qualiplus B.V. | A method and an apparatus for checking an object for the presence of filling compound |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03165551A (ja) * | 1989-11-24 | 1991-07-17 | Sharp Corp | 容量用絶縁膜の形成方法 |
| JPH03295269A (ja) * | 1990-04-13 | 1991-12-26 | Toshiba Corp | ダイナミック型メモリの製造方法 |
-
1992
- 1992-01-07 JP JP45692A patent/JPH05243484A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03165551A (ja) * | 1989-11-24 | 1991-07-17 | Sharp Corp | 容量用絶縁膜の形成方法 |
| JPH03295269A (ja) * | 1990-04-13 | 1991-12-26 | Toshiba Corp | ダイナミック型メモリの製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU619362B2 (en) * | 1988-11-21 | 1992-01-23 | Heuft-Qualiplus B.V. | A method and an apparatus for checking an object for the presence of filling compound |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3887433B2 (ja) | 半導体装置のキャパシタの形成方法 | |
| US5656529A (en) | Method for manufacturing highly-integrated capacitor | |
| JP2671833B2 (ja) | 半導体装置およびその製造方法 | |
| JP2817645B2 (ja) | 半導体装置の製造方法 | |
| JP3071302B2 (ja) | 半導体素子の製造方法 | |
| JPH1032315A (ja) | 半導体装置の製造方法 | |
| JPH10275902A (ja) | 半導体素子の電荷貯蔵電極形成方法及びフラッシュメモリ素子の電極形成方法 | |
| JPH0453160A (ja) | Ｄｒａｍセルのキヤパシタの製作方法 | |
| JPH05243484A (ja) | 半導体装置の容量素子およびその製造方法 | |
| JP3161523B2 (ja) | 半導体装置の製造方法 | |
| JP2001111005A (ja) | 半導体キャパシタの製造方法 | |
| JPH03234051A (ja) | 容量素子の製造方法 | |
| JPH03147327A (ja) | 半導体装置の製造方法 | |
| JPH0567751A (ja) | 半導体装置の製造方法 | |
| JPH01220856A (ja) | 半導体装置 | |
| JPH02208960A (ja) | 半導体装置の製造方法 | |
| JP2612098B2 (ja) | 絶縁膜の製造方法 | |
| JPH0278270A (ja) | 半導体記憶装置及びその製造方法 | |
| KR100413755B1 (ko) | 반도체장치의커패시터제조방법및그에의한커패시터 | |
| JPH09232543A (ja) | 半導体装置の製造方法 | |
| JPH05326842A (ja) | 半導体装置およびその製造方法 | |
| JP2969722B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH0363828B2 (ja) | ||
| JP2943383B2 (ja) | 半導体装置の製造方法 | |
| KR0123737B1 (ko) | 커패시터 유전체막 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980428 |