JPH05234998A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05234998A JPH05234998A JP3653592A JP3653592A JPH05234998A JP H05234998 A JPH05234998 A JP H05234998A JP 3653592 A JP3653592 A JP 3653592A JP 3653592 A JP3653592 A JP 3653592A JP H05234998 A JPH05234998 A JP H05234998A
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01L2224/05001—Internal layers
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-
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- H01L2224/05557—Shape in side view comprising protrusions or indentations
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Abstract
(57)【要約】
【目的】ポリイミド系有機絶縁物を層間膜とした3層以
上の配線を行う際に、平坦性を損うことなくパッドの膨
れ等を防止する。 【構成】スリットを入れない第1層パッド2を形成後、
第1層間ポリイミド3を被覆し、1辺0.8μm程度の
スリット5を多数形成した第2層パッド4を形成する。
この後再びポリイミド6を被覆し、1辺3.0μm程度
のスリット8を多数形成して第3層パッド7を形成す
る。この後再びポリイミド9を被覆するが、このポリイ
ミド9は最上層との接続孔形成の際、エッチング除去す
る。最後にスリットを入れない最上層のパッド10を形
成する。
上の配線を行う際に、平坦性を損うことなくパッドの膨
れ等を防止する。 【構成】スリットを入れない第1層パッド2を形成後、
第1層間ポリイミド3を被覆し、1辺0.8μm程度の
スリット5を多数形成した第2層パッド4を形成する。
この後再びポリイミド6を被覆し、1辺3.0μm程度
のスリット8を多数形成して第3層パッド7を形成す
る。この後再びポリイミド9を被覆するが、このポリイ
ミド9は最上層との接続孔形成の際、エッチング除去す
る。最後にスリットを入れない最上層のパッド10を形
成する。
Description
【0001】
【産業上の利用分野】本発明は半導体装置に係わり、特
に3層以上のアルミニウム合金配線を有し、ポリイミド
系有機絶縁膜を層間絶縁膜とする半導体集積回路の構造
に関する。
に3層以上のアルミニウム合金配線を有し、ポリイミド
系有機絶縁膜を層間絶縁膜とする半導体集積回路の構造
に関する。
【0002】
【従来の技術】従来3層以上のアルミニウム合金を主体
とした金属積層構造配線を有する半導体集積回路におい
て、組立時の外部端子との接続孔部分はボンディングパ
ッド(以下、パッドという)と呼ばれる広い面積の金属
配線を残す必要がある。このとき広い面積の金属配線部
分の下にポリイミド等の有機絶縁膜が存在するとき、有
機絶縁物からの水分等の放出ガスが逃げ場を失い、その
上層にある金属配線を押し上げて、膨れ等の不良を起こ
すことがある。このためポリイミド系有機絶縁膜を層間
絶縁膜として用いた半導体集積回路においては、図2に
示すように、接続孔部分の下の有機絶縁膜を除去する必
要があった。すなわち、リンガラス層11上において、
第1,第2および第3の層間ポリイミド13,17,1
9を除去し、第1層,第2層,第3層および第4層パッ
ド12,14,16,20を直接積み上げていた。しか
しながらこの方法では配線層が3層以上に多層化してき
た場合、その段差が非常に厳しくなり組立時の結線不良
及びそれに伴う信頼性不良を引き起こすことがある。こ
のため設計に余裕をもたせる必要があるため、パッドを
縮小化することが困難になっていた。この問題は配線層
が4層5層と多層化するほど激しくなる。
とした金属積層構造配線を有する半導体集積回路におい
て、組立時の外部端子との接続孔部分はボンディングパ
ッド(以下、パッドという)と呼ばれる広い面積の金属
配線を残す必要がある。このとき広い面積の金属配線部
分の下にポリイミド等の有機絶縁膜が存在するとき、有
機絶縁物からの水分等の放出ガスが逃げ場を失い、その
上層にある金属配線を押し上げて、膨れ等の不良を起こ
すことがある。このためポリイミド系有機絶縁膜を層間
絶縁膜として用いた半導体集積回路においては、図2に
示すように、接続孔部分の下の有機絶縁膜を除去する必
要があった。すなわち、リンガラス層11上において、
第1,第2および第3の層間ポリイミド13,17,1
9を除去し、第1層,第2層,第3層および第4層パッ
ド12,14,16,20を直接積み上げていた。しか
しながらこの方法では配線層が3層以上に多層化してき
た場合、その段差が非常に厳しくなり組立時の結線不良
及びそれに伴う信頼性不良を引き起こすことがある。こ
のため設計に余裕をもたせる必要があるため、パッドを
縮小化することが困難になっていた。この問題は配線層
が4層5層と多層化するほど激しくなる。
【0003】
【発明が解決しようとする課題】従来の方式では、ポリ
イミド系有機絶縁膜を層間膜とした半導体素子の配線層
を3層以上に多層化していった場合、組立時の結線不良
及びそれに伴う信頼性不良を引き起こすことがある。そ
の段差対策としてパッド部分の下の有機絶縁膜をエッチ
ング除去することなく残してしまうと、有機絶縁物から
放出される水分等の放出ガスが上層パッドを押し上げ、
膨れ等の不良を起こすようになる。
イミド系有機絶縁膜を層間膜とした半導体素子の配線層
を3層以上に多層化していった場合、組立時の結線不良
及びそれに伴う信頼性不良を引き起こすことがある。そ
の段差対策としてパッド部分の下の有機絶縁膜をエッチ
ング除去することなく残してしまうと、有機絶縁物から
放出される水分等の放出ガスが上層パッドを押し上げ、
膨れ等の不良を起こすようになる。
【0004】そこで本発明者は、ポリイミド系有機絶縁
膜を層間絶縁膜として用いた場合、最上層配線及び最下
層配線を除く配線により構成されるパッドにスリット状
の穴をあけ、最上層配線により構成されるパッドで表面
を覆うことにより、平坦性を損なうことなく、膨れの発
生をなくすことができることを見出した。
膜を層間絶縁膜として用いた場合、最上層配線及び最下
層配線を除く配線により構成されるパッドにスリット状
の穴をあけ、最上層配線により構成されるパッドで表面
を覆うことにより、平坦性を損なうことなく、膨れの発
生をなくすことができることを見出した。
【0005】
【課題を解決するための手段】本発明の特徴は、3層以
上の金属配線を有する半導体集積回路において、外部端
子との接続を行う部分の金属配線での、最上層及び最下
層を除く層の金属配線にスリット状の小穴を多数開口し
た半導体装置にある。ここでスリットの位置が各層で異
なっているか、もしくは前記スリットの大きさが各金属
配線で異なっていることが好ましい。
上の金属配線を有する半導体集積回路において、外部端
子との接続を行う部分の金属配線での、最上層及び最下
層を除く層の金属配線にスリット状の小穴を多数開口し
た半導体装置にある。ここでスリットの位置が各層で異
なっているか、もしくは前記スリットの大きさが各金属
配線で異なっていることが好ましい。
【0006】
【実施例】次に添付図面を参照しながら、本発明の実施
例を具体的に説明する。図1(a)は本発明を実行した
ときのパッケージ部分の断面図を示す。リンガラス層1
上にスリットを入れない第1層パッド2を形成後、第1
層間ポリイミド3を形成する。
例を具体的に説明する。図1(a)は本発明を実行した
ときのパッケージ部分の断面図を示す。リンガラス層1
上にスリットを入れない第1層パッド2を形成後、第1
層間ポリイミド3を形成する。
【0007】次に第1層パッド2上のポリイミド3を残
したまま、図1(b)に示す様な第2層パッド4に多数
のスリット5を入れた第2層配線を形成する。このスリ
ットは1辺0.8μm程度の正方形で充分であり、20
μm間隔を目安にして配置する。このとき大きなスリッ
トはこの後に塗布する層間絶縁膜の平坦性を悪化させる
原因となる。この後、第2層間絶縁膜6となるポリイミ
ドを形成する。次に、スリット状小孔8を多数有する第
3層パッド7を含む第3層配線を形成する。配線層が5
層6層と増えたときは、最上層から2層下の層まで同様
の作業を繰り返す。ここで各層のパッドの接続には配線
間の接続孔を介して行う。
したまま、図1(b)に示す様な第2層パッド4に多数
のスリット5を入れた第2層配線を形成する。このスリ
ットは1辺0.8μm程度の正方形で充分であり、20
μm間隔を目安にして配置する。このとき大きなスリッ
トはこの後に塗布する層間絶縁膜の平坦性を悪化させる
原因となる。この後、第2層間絶縁膜6となるポリイミ
ドを形成する。次に、スリット状小孔8を多数有する第
3層パッド7を含む第3層配線を形成する。配線層が5
層6層と増えたときは、最上層から2層下の層まで同様
の作業を繰り返す。ここで各層のパッドの接続には配線
間の接続孔を介して行う。
【0008】この最上層から1層下のパッドを形成する
時、そのスリット8の大きさは図1(c)に示すように
1辺3μm程度の正方形とする。これは後の最上層のパ
ッド10を形成時に、スリット8の中まで金属を埋め込
むためである。この後、最上層の層間絶縁膜のポリイミ
ド9を形成し、最上層配線との接続孔を形成するため
に、パッド上のポリイミドはエッチング除去する。最後
にスリットを入れない最上層のパッド10を形成する。
これにより最上層のパッドがポリイミドを外部環境から
隔離し、ポリイミドの吸湿等を防ぐ働きをする。
時、そのスリット8の大きさは図1(c)に示すように
1辺3μm程度の正方形とする。これは後の最上層のパ
ッド10を形成時に、スリット8の中まで金属を埋め込
むためである。この後、最上層の層間絶縁膜のポリイミ
ド9を形成し、最上層配線との接続孔を形成するため
に、パッド上のポリイミドはエッチング除去する。最後
にスリットを入れない最上層のパッド10を形成する。
これにより最上層のパッドがポリイミドを外部環境から
隔離し、ポリイミドの吸湿等を防ぐ働きをする。
【0009】なお配線層が3層の時、第2層のパッドは
図1(a)に示す第3層のパッドと同じものを形成す
る。又、上記のスリットは正方形である必要はない。ま
た配置間隔も膨れが起きない距離であれば任意である。
また配線層が5層6層となるとき、2層3層といった中
間層のスリットの位置は同一の位置をとらずに適度に位
置をずらした方が平坦性の面で有利である。
図1(a)に示す第3層のパッドと同じものを形成す
る。又、上記のスリットは正方形である必要はない。ま
た配置間隔も膨れが起きない距離であれば任意である。
また配線層が5層6層となるとき、2層3層といった中
間層のスリットの位置は同一の位置をとらずに適度に位
置をずらした方が平坦性の面で有利である。
【0010】
【発明の効果】この発明によれば3層以上の配線層を持
ち、ポリイミド系有機絶縁膜を層間絶縁膜として使用し
た半導体集積回路において、最下層配線の1層上の配線
から最上層配線から1層下の配線により構成されるパッ
ドにスリット状の穴をあけ、最上層配線により構成され
るパッドで表面を覆うことにより、平坦性を損なうこと
なく、膨れの発生をなくすことができる。この効果によ
り平坦性を損なうことなく配線層の多層化が可能であ
り、パッド面積に余分な余裕を持たせる必要もなくすこ
とができる。
ち、ポリイミド系有機絶縁膜を層間絶縁膜として使用し
た半導体集積回路において、最下層配線の1層上の配線
から最上層配線から1層下の配線により構成されるパッ
ドにスリット状の穴をあけ、最上層配線により構成され
るパッドで表面を覆うことにより、平坦性を損なうこと
なく、膨れの発生をなくすことができる。この効果によ
り平坦性を損なうことなく配線層の多層化が可能であ
り、パッド面積に余分な余裕を持たせる必要もなくすこ
とができる。
【図1】本発明の一実施例を示す図であり、(a)はパ
ッド部分の断面図、(b)は第2層パッドの平面図、
(c)は第3層パッドの平面図。
ッド部分の断面図、(b)は第2層パッドの平面図、
(c)は第3層パッドの平面図。
【図2】従来技術を示す断面図。
1,11 リンガラス層 2,12 第1層パッド 3,13 第1層間ポリイミド 4,14 第2層パッド 5 1辺0.8μm正方形のスリット 6,16 第2層間ポリイミド 7,17 第3層パッド 8 1辺3.0μm正方形のスリット 9,19 第3層間ポリイミド 10,20 第4層パッド
Claims (2)
- 【請求項1】 3層以上の金属配線を有する半導体集積
回路において、外部端子との接続を行う部分の金属配線
での、最上層及び最下層を除く層の金属配線にスリット
状の小穴を多数開口したことを特徴とする半導体装置。 - 【請求項2】 前記金属配線において、前記スリットの
平面形状での位置が各層で異なっているか、もしくは前
記スリットの大きさが各金属配線層で異なっていること
を特徴とする請求項1に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4036535A JP2800525B2 (ja) | 1992-02-24 | 1992-02-24 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4036535A JP2800525B2 (ja) | 1992-02-24 | 1992-02-24 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05234998A true JPH05234998A (ja) | 1993-09-10 |
JP2800525B2 JP2800525B2 (ja) | 1998-09-21 |
Family
ID=12472480
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4036535A Expired - Lifetime JP2800525B2 (ja) | 1992-02-24 | 1992-02-24 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2800525B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6163075A (en) * | 1998-05-26 | 2000-12-19 | Nec Corporation | Multilayer wiring structure and semiconductor device having the same, and manufacturing method therefor |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62154768A (ja) * | 1985-12-27 | 1987-07-09 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
JPS63178336U (ja) * | 1987-05-09 | 1988-11-18 | ||
JPH0263127A (ja) * | 1988-08-29 | 1990-03-02 | Seiko Epson Corp | 半導体装置 |
-
1992
- 1992-02-24 JP JP4036535A patent/JP2800525B2/ja not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62154768A (ja) * | 1985-12-27 | 1987-07-09 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
JPS63178336U (ja) * | 1987-05-09 | 1988-11-18 | ||
JPH0263127A (ja) * | 1988-08-29 | 1990-03-02 | Seiko Epson Corp | 半導体装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6163075A (en) * | 1998-05-26 | 2000-12-19 | Nec Corporation | Multilayer wiring structure and semiconductor device having the same, and manufacturing method therefor |
US6346471B1 (en) | 1998-05-26 | 2002-02-12 | Nec Corporation | Multilayer wiring structure and semiconductor device having the same, and manufacturing method therefor |
Also Published As
Publication number | Publication date |
---|---|
JP2800525B2 (ja) | 1998-09-21 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980609 |