JPH05217004A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【目的】マイクロコンピュータに関し、クロック信号を
高速化することなく動作を高速化でき、マイクロコンピ
ュータを低コスト化できることを目的とする。 【構成】ステートカウンタ２はクロック信号ＣＬＫ１に
よりステータス信号ｅｓを発生し、クロック信号ＣＬＫ
１と半サイクル分の位相差を持つクロック信号ＣＬＫ２
によりステータス信号ｏｓを発生する。第１のデコーダ
３は命令レジスタ１の命令コードとステータス信号ｅｓ
とにより原制御信号ｅｃを生成し、第２のデコーダ４は
命令コードとステータス信号ｏｓとにより原制御信号ｏ
ｃを生成する。バッファ群５はクロック信号ＣＬＫ２に
原制御信号ｅｓを同期させた制御信号と、クロック信号
ＣＬＫ１に原制御信号ｏｓを同期させた制御信号とを交
互に制御信号ｃとしてＣＰＵレジスタ／演算器群６に出
力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロコンピュータに
関する。近年、多くの装置にマイクロコンピュータが使
用されており、これらの装置の高性能化に伴い、マイク
ロコンピュータの高速化が望まれるとともに、低コスト
化が望まれている。

【０００２】

【従来の技術】従来のマイクロコンピュータの一例を図
８に示す。マイクロコンピュータ５０は命令レジスタ５
１、命令デコーダ５２、ステートカウンタ５３、ステー
トデコーダ５４、バッファ群５５およびＣＰＵレジスタ
／演算器群５６等を備えて構成されている。

【０００３】命令レジスタ５１はバッファ群５５からラ
ッチ信号ＳＡが入力される毎にメモリ（図示略）から読
み出されたｎビットの命令コードＩを保持し、その命令
コードＩを命令デコーダ５２に出力する。命令デコーダ
５２は入力された命令コードＩをデコードしてｍビット
のデコード信号ＤＩをステートデコーダ５４に出力す
る。

【０００４】ステートカウンタ５３は制御装置の命令サ
イクルに同期したクロック信号ＣＬＫ１（図９参照）の
立ち上がりエッジが入力される毎に、ｋビットのステー
タス信号ｓをステートデコーダ５４に出力する。

【０００５】ステートデコーダ５４はデコード信号ＤＩ
とステータス信号ｓとの論理をとり、各ステートでのｐ
ビットの原制御信号ＣＯを生成してバッファ群５５に出
力する。

【０００６】バッファ群５５にはクロック信号ＣＬＫ１
に対して半サイクル分の位相差を持つクロック信号ＣＬ
Ｋ２（図９参照）が入力されている。バッファ群５５は
原制御信号ＣＯをクロック信号ＣＬＫ２の各立ち上がり
エッジに同期させて波形整形し、ｒビットの制御信号Ｃ
をＣＰＵレジスタ／演算器群５６に出力する。また、Ｃ
ＰＵレジスタ／演算器群５６の動作回数が命令コードＩ
で指示される所定回数に達すると、バッファ群５５は命
令レジスタ５１にラッチ信号ＳＡを出力するとともに、
ステートカウンタ５３にカウンタ入力値のロード動作ま
たはカウントアップ動作を指示するカウンタモード指示
信号ＭＳを出力する。

【０００７】ＣＰＵレジスタ／演算器群５６はバッファ
群５５から出力された制御信号Ｃにより制御され、クロ
ック信号ＣＬＫ１（またはＣＬＫ２）の１つの周期の間
に１回の動作を行うようになっていた。

【０００８】例えば図９に示すように、クロック信号Ｃ
ＬＫ１の１つの立ち上がりエッジにおいて、命令レジス
タ５１に４回の演算処理が必要な命令コードＩαがラッ
チされると、この命令コードＩαは命令デコーダ５２に
よってデコードされ、クロック信号ＣＬＫ１の４サイク
ルの間、デコード信号ＤＩαがステートデコーダ５４に
出力される。一方、ステートカウンタ５３のステータス
信号ｓはクロック信号ＣＬＫ１の４サイクル分の各立ち
上がりエッジ毎に切り換わり、ステータス信号がステー
トデコーダ５４に出力される。そして、ステートデコー
ダ５４によりデコード信号ＤＩαと各ステータス信号と
で論理がとられた各ステートでの原制御信号ＣＯがバッ
ファ群５５に出力される。そして、バッファ群５５によ
りクロック信号ＣＬＫ２の４サイクル分の各立ち上がり
エッジに同期して各ステートにおける制御信号ＣがＣＰ
Ｕレジスタ／演算器群５６に出力される。従って、４回
の演算処理が必要な命令コードＩαはクロック信号ＣＬ
Ｋ１（またはＣＬＫ２）の４サイクルが必要となる。

【０００９】このように、上記のマイクロコンピュータ
５０ではクロック信号ＣＬＫ１またはＣＬＫ２の１サイ
クルの間にＣＰＵレジスタ／演算器５６は１回の動作を
行っている。そのため、マイクロコンピュータを高速化
するには、クロック信号ＣＬＫ１およびＣＬＫ２の周波
数を増加させる必要がある。

【００１０】

【発明が解決しようとする課題】しかしながら、クロッ
ク信号の周波数を増加させると、マイクロコンピュータ
５０の消費電力の増大を招き、廉価なパッケージに半導
体デバイスを搭載することが困難になるため、高価なパ
ッケージを必要とする。また、安定した高い周波数の発
振器を実現するためには製造コストが高くなるＢｉＣＭ
ＯＳ等の半導体テクノロジを使用する必要がでてくる。
このため、クロック信号の周波数を増加させることによ
ってマイクロコンピュータの高速化は図れても、低コス
ト化を実現することができないという問題がある。

【００１１】本発明は上記問題点を解決するためになさ
れたものであって、クロック信号を高速化することなく
マイクロコンピュータの動作を高速化できるとともに、
マイクロコンピュータの低コスト化を図ることができる
ことを目的とする。

【００１２】

【課題を解決するための手段】図１は本発明の原理説明
図である。命令レジスタ１は命令コードを保持し出力す
る。

【００１３】ステートカウンタ２は制御装置の命令サイ
クルに同期した第１のクロック信号ＣＬＫ１に基づいて
第１のステータス信号ｅｓを発生するとともに、第１の
クロック信号ＣＬＫ１に対して命令サイクルの半サイク
ル分の位相差を持つ第２のクロック信号ＣＬＫ２に基づ
いて第２のステータス信号ｏｓを発生する。

【００１４】第１のデコーダ３は命令レジスタ１の命令
コードと第１のステータス信号ｅｓとに基づいて第１の
原制御信号ｅｃを生成して出力する。第２のデコーダ４
は命令レジスタ１の命令コードと第２のステータス信号
ｏｓとに基づいて第２の原制御信号ｏｃを生成して出力
する。

【００１５】バッファ群５は第１および第２の原制御信
号ｅｃ，ｏｃを入力し、第２のクロック信号ＣＬＫ２に
第１の原制御信号ｅｃを同期させた第１の制御信号と、
第１のクロック信号ＣＬＫ１に第２の原制御信号ｏｃを
同期させた第２の制御信号とを交互に制御信号ｃとして
出力する。

【００１６】そして、ＣＰＵレジスタ／演算器群６はバ
ッファ群５から出力される各制御信号ｃに基づいてそれ
ぞれ所定の処理を実行する。また、第２発明では、第１
のクロック信号に同期してカウント動作またはロード動
作を行って第１のステータス信号を出力するカウンタ回
路と、第２のクロック信号に同期してカウンタ回路の出
力値を保持して第２のステータス信号として出力するラ
ッチ回路とによりステートカウンタを構成した。

【００１７】

【作用】第１のクロック信号ＣＬＫ１の位相と第２のク
ロック信号ＣＬＫ２の位相との間には制御装置の命令サ
イクルの半サイクル分の位相差があるので、１つの命令
サイクルにおいてステートカウンタ２によりタイミング
が異なる第１のステータス信号ｅｓおよび第２のステー
タス信号ｏｓが生成されて出力される。そして、命令レ
ジスタ１の命令コードと第１のステータス信号ｅｓとに
基づいて第１のデコーダ３により第１の原制御信号ｅｃ
が生成されて出力され、命令レジスタ１の命令コードと
第２のステータス信号ｏｓとに基づいて第２のデコーダ
４により第２の原制御信号ｏｃが生成されて出力され
る。

【００１８】そして、制御装置の各命令サイクルにおい
てバッファ群５により第２のクロック信号ＣＬＫ２に第
１の原制御信号ｅｃを同期させた第１の制御信号と、第
１のクロック信号ＣＬＫ１に第２の原制御信号ｏｃを同
期させた第２の制御信号とが交互に制御信号としてＣＰ
Ｕレジスタ／演算器群６に出力されるため、ＣＰＵレジ
スタ／演算器群６は１つの命令サイクルにおいて２回動
作する。従って、第１のクロック信号ＣＬＫ１および第
２のクロック信号ＣＬＫ２の周波数を増加させずに、２
倍の動作スピードにてＣＰＵレジスタ／演算器群６が動
作することとなり、マイクロコンピュータのスピードが
高速化される。

【００１９】また、第２発明によれば、ステートカウン
タが簡略化されるため、マイクロコンピュータの小型化
が可能となる。

【００２０】

【実施例】以下、本発明を具体化した一実施例を図２〜
図６に従って説明する。図２は本実施例のマイクロコン
ピュータ１０を示している。マイクロコンピュータ１０
は命令レジスタ１１、第１および第２のデコーダを構成
する命令デコーダ１２、ステートカウンタ１３、第１の
デコーダを構成する偶数デコーダ１４、第２のデコーダ
を構成する奇数デコーダ１５、バッファ群１６およびＣ
ＰＵレジスタ／演算器群１７等を備えて構成されてい
る。

【００２１】命令レジスタ１１はバッファ群１６からラ
ッチ信号ＳＡが入力される毎にメモリ（図示略）から読
み出されたｎビットの命令コードＩを保持し、その命令
コードＩを命令デコーダ１２に出力する。

【００２２】命令デコーダ１２は入力された命令コード
Ｉをデコードしてｍ１ビットのデコード信号ＤＩ１を偶
数デコーダ１４に出力するとともに、ｍ２ビットのデコ
ード信号ＤＩ２を奇数デコーダ１５に出力する。

【００２３】図３に示すように、ステートカウンタ１３
はカウンタ回路１８とラッチ回路１９とで構成されてい
る。カウンタ回路１８にはＣＰＵレジスタ／演算器群１
７の動作が何回目であるかを指示するステートのカウン
タ入力値が入力されるとともに、バッファ群１６からカ
ウンタ入力値のロード動作またはカウントアップ動作を
指示するカウンタモード指示信号ＭＳが入力され、さら
に制御装置の命令サイクルに同期した第１のクロック信
号ＣＬＫ１が入力されている。

【００２４】図６に示すように、カウンタ回路１８はカ
ウンタモード指示信号ＭＳがＬレベルのときクロック信
号ＣＬＫ１の立ち上がりエッジが入力されると、そのと
きのカウンタ入力値（例えば「１」と「４」）をロード
する。また、カウンタ回路１８はカウンタモード指示信
号ＭＳがＨレベルのときクロック信号ＣＬＫ１の立ち上
がりエッジが入力されると、そのとき保持しているカウ
ント値をカウントアップする。そして、カウンタ回路１
８はクロック信号ＣＬＫ１の立ち上がりエッジ毎に、そ
のロードされたカウンタ入力値またはカウントアップ値
をｋビットの偶数ステータス信号ｅｓとして偶数デコー
ダ１４に出力する。

【００２５】ラッチ回路１９には前記カウンタ回路１８
の偶数ステータス信号ｅｓが入力されるとともに、クロ
ック信号ＣＬＫ１に対して命令サイクルの半サイクル分
の位相差を持つ第２のクロック信号ＣＬＫ２が入力され
ている。なお、クロック信号ＣＬＫ２とクロック信号Ｃ
ＬＫ１とは同時にＨレベルとなることがないノンオーバ
ーラップ信号である。

【００２６】図６に示すように、ラッチ回路１９はクロ
ック信号ＣＬＫ２の立ち上がりエッジが入力されると、
カウンタ回路１８の偶数ステータス信号ｅｓをラッチす
る。そして、ラッチ回路１９はクロック信号ＣＬＫ２の
立ち上がりエッジ毎に、そのラッチした信号をｋビット
の奇数ステータス信号ｏｓとして奇数デコーダ１５に出
力する。従って、奇数ステータス信号ｏｓは偶数ステー
タス信号ｅｓから命令サイクルの半サイクル分遅れたも
のとなる。

【００２７】偶数デコーダ１４は命令デコーダ１２から
のデコード信号ＤＩ１とステートカウンタ１３からの偶
数ステータス信号ｅｓとを入力する。そして、偶数デコ
ーダ１４はデコード信号ＤＩ１と偶数ステータス信号ｅ
ｓとの論理を取り、各ステートでのｐ１ビットの原制御
信号ＣＯ１を生成してバッファ群１６に出力する。

【００２８】奇数デコーダ１５は命令デコーダ１２から
のデコード信号ＤＩ２とステートカウンタ１３からの奇
数ステータス信号ｏｓとを入力する。そして、奇数デコ
ーダ１５はデコード信号ＤＩ２と奇数ステータス信号ｏ
ｓとの論理を取り、各ステートでのｐ２ビットの原制御
信号ＣＯ２を生成してバッファ群１６に出力する。

【００２９】バッファ群１６にはクロック信号ＣＬＫ１
とクロック信号ＣＬＫ２とが入力されている。バッファ
群１６は原制御信号ＣＯ１をクロック信号ＣＬＫ２の各
立ち上がりエッジに同期させて波形整形してクロック信
号ＣＬＫ２のＨレベル期間に有効である制御信号Ｃ１１
を生成し、原制御信号ＣＯ２をクロック信号ＣＬＫ１の
各立ち上がりエッジに同期させて波形整形してクロック
信号ＣＬＫ１のＨレベル期間に有効である制御信号Ｃ１
２を生成し、各制御信号Ｃ１１，Ｃ１２を制御信号Ｃ１
としてＣＰＵレジスタ／演算器群１７に出力するように
なっている。

【００３０】また、バッファ群１６はＣＰＵレジスタ／
演算器群１７の動作回数が命令コードＩで指示される所
定回数に達すると、命令レジスタ１１にラッチ信号ＳＡ
を出力するとともに、ステートカウンタ１３にカウンタ
入力値のロード動作またはカウントアップ動作を指示す
るカウンタモード指示信号ＭＳを出力するようになって
いる。

【００３１】すなわち、図４はバッファ群１６の一部を
示し、ＡＮＤゲート２１，２２、ＮＯＲ回路２３、ＮＡ
ＮＤゲート２４，２５およびＮＯＴ回路２６〜３２等を
備えて構成されている。ＡＮＤゲート２１は偶数デコー
ダ信号ＣＯ１のビット信号ＣＯ１ａとクロック信号ＣＬ
Ｋ２とを入力し、ＡＮＤゲート２２は前記ビット信号Ｃ
Ｏ１ａと対応する奇数デコーダ信号ＣＯ２のビット信号
ＣＯ２ａとクロック信号ＣＬＫ１とを入力している。両
ＡＮＤゲート２１，２２の出力端子はＮＯＲ回路２３の
入力端子に接続され、ＮＯＲ回路２３の出力端子はＮＯ
Ｔ回路２８に接続されている。

【００３２】また、ＮＡＮＤゲート２４は偶数デコーダ
信号ＣＯ１のビット信号ＣＯ１ｂとクロック信号ＣＬＫ
２とを入力し、ＮＡＮＤゲート２４の出力端子はＮＯＴ
回路２９に接続されている。ＮＡＮＤゲート２５は前記
ビット信号ＣＯ１ｂと対応する奇数デコーダ信号ＣＯ２
のビット信号ＣＯ２ｂとクロック信号ＣＬＫ１とを入力
し、ＮＡＮＤゲート２５の出力端子はＮＯＴ回路３０に
接続されている。さらに、ＮＯＴ回路２６，２７はそれ
ぞれ偶数デコーダ信号ＣＯ１のビット信号ＣＯ１ｃ、奇
数デコーダ信号ＣＯ２のビット信号ＣＯ２ｃを入力し、
各ＮＯＴ回路２６，２７の出力端子はそれぞれＮＯＴ回
路３１，３２に接続されている。

【００３３】従って、クロック信号ＣＬＫ１がＨレベル
でクロック信号ＣＬＫ２がＬレベルのときには、ＡＮＤ
ゲート２１およびＮＡＮＤゲート２４は遮断状態に、Ａ
ＮＤゲート２２およびＮＡＮＤゲート２５のみが通過状
態になるため、奇数デコーダ信号ＣＯ２のビット信号Ｃ
Ｏ２ａ，ＣＯ２ｂがＮＯＴ回路２８，２９を介して出力
される。また、クロック信号ＣＬＫ１がＬレベルでクロ
ック信号ＣＬＫ２がＨレベルのときには、ＡＮＤゲート
２２およびＮＡＮＤゲート２５は遮断状態に、ＡＮＤゲ
ート２１およびＮＡＮＤゲート２４のみが通過状態にな
るため、偶数デコーダ信号ＣＯ１のビット信号ＣＯ１
ａ，ＣＯ１ｂがＮＯＴ回路２８，２９を介して出力され
る。なお、偶数デコーダ信号ＣＯ１のビット信号ＣＯ１
ｃおよび奇数デコーダ信号ＣＯ２のビット信号ＣＯ２ｃ
はクロック信号ＣＬＫ１，ＣＬＫ２のレベルに関係なく
ＮＯＴ回路３１，３２を介して出力される。

【００３４】そして、ＣＰＵレジスタ／演算器群１７は
バッファ群１６から入力される各制御信号Ｃ１により制
御され、それぞれ所定の処理を実行する。従って、例え
ば図５に示すように、クロック信号ＣＬＫ１の１つの立
ち上がりエッジにおいて、命令レジスタ１１に４回の演
算処理が必要な命令コードＩαがラッチされると、この
命令コードＩαは命令デコーダ１２によってデコードさ
れ、デコード信号ＤＩ１が偶数デコーダ１４に、デコー
ド信号ＤＩ２が奇数デコーダ１５に出力される。

【００３５】一方、ステートカウンタ１３の偶数ステー
タス信号ｅｓはクロック信号ＣＬＫ１の各立ち上がりエ
ッジ毎に切り換わり、偶数デコーダ１４に出力される。
ステートカウンタ１３の奇数ステータス信号ｏｓはクロ
ック信号ＣＬＫ２の各立ち上がりエッジ毎に偶数ステー
タス信号ｅｓから半サイクル分遅れて切り換わり、奇数
デコーダ１５に出力される。

【００３６】偶数デコーダ１４により各偶数ステータス
信号ｅｓとデコード信号ＤＩ１とで論理がとられ、各ス
テートでの原制御信号ＣＯ１がバッファ群１６に出力さ
れる。また、奇数デコーダ１５によりデコード信号ＤＩ
２と各奇数ステータス信号ｏｓとで論理がとられ、各ス
テートでの原制御信号ＣＯ２がバッファ群１６に出力さ
れる。

【００３７】そして、各命令サイクルにおいて、バッフ
ァ群１６により原制御信号ＣＯ１がクロック信号ＣＬＫ
２の立ち上がりエッジに同期して制御信号Ｃ１２に波形
整形されるとともに、原制御信号ＣＯ２がクロック信号
ＣＬＫ１の立ち上がりエッジに同期して制御信号Ｃ１１
に波形整形され、制御信号Ｃ１２，Ｃ１１がＣＰＵレジ
スタ／演算器群１７に出力される。このため、ＣＰＵレ
ジスタ／演算器群１７は１つの命令サイクルにおいて２
回動作する。従って、４回の演算処理が必要な命令コー
ドＩαが命令レジスタ１１にラッチされてから２命令サ
イクル経過すると、バッファ群１６から４つの制御信号
Ｃ１が出力されてＣＰＵレジスタ／演算器群１７が４回
動作して命令コードＩαの実行が完了する。

【００３８】このとき、バッファ群１６から命令レジス
タ１１にラッチ信号ＳＡが出力されるとともに、ステー
トカウンタ１３にカウンタモード指示信号ＭＳが出力さ
れる。このラッチ信号ＳＡに基づいて命令レジスタ１１
には次の命令コードＩβがラッチされる。また、カウン
タモード指示信号ＭＳのレベルに基づいてステートカウ
ンタ１３にカウンタ入力値がロードされる（またはステ
ートカウンタ１３がカウントアップされる）。

【００３９】このように、本実施例によれば、第１のク
ロック信号ＣＬＫ１および第２のクロック信号ＣＬＫ２
の周波数を増加させずに、１つの命令サイクルにおいて
ＣＰＵレジスタ／演算器群１７を２回動作させることが
できる、すなわち、ＣＰＵレジスタ／演算器群６を２倍
の動作スピードにて動作させることができ、マイクロコ
ンピュータ１０の動作スピードを高速化することができ
る。

【００４０】また、本実施例ではクロック信号ＣＬＫ１
およびクロック信号ＣＬＫ２の周波数を増加させずに済
むため、マイクロコンピュータ１０の消費電力の増大を
抑制することができ、廉価なパッケージに半導体デバイ
スを搭載することができる。また、クロック信号ＣＬＫ
１およびクロック信号ＣＬＫ２の周波数を増加させずに
済むため、製造コストが高くなるＢｉＣＭＯＳ等の半導
体テクノロジを使用する必要もない。この結果、マイク
ロコンピュータ１０の低コスト化を図ることができる。

【００４１】また、本実施例ではステートカウンタ１３
をカウンタ回路１８と、カウンタ回路１８よりも簡易な
構成のラッチ回路１９とにより構成したので、ステート
カウンタ１３を簡略化でき、マイクロコンピュータ１０
の小型化を図ることができる。

【００４２】次に別のマイクロコンピュータ４０を図７
に従って説明する。なお、図２と同様の構成については
同一符号を付して説明を一部省略する。本実施例のマイ
クロコンピュータ４０はパイプライン処理を可能とした
ものであり、命令レジスタ１１，４１、命令デコーダ１
２，４２、ステートカウンタ４３、偶数デコーダ１４，
４３、奇数デコーダ１５，４４、バッファ群４５および
ＣＰＵレジスタ／演算器群４６等を備えて構成されてい
る。

【００４３】すなわち、命令レジスタ４１は命令レジス
タ１１に接続され、バッファ群４５からラッチ信号ＳＡ
が入力される毎に命令レジスタ１１から出力される命令
コードＩを保持し、その命令コードＩを命令デコーダ４
２に出力する。

【００４４】命令デコーダ４２には偶数デコーダ４３お
よび奇数デコーダ４４が接続され、命令デコーダ４２は
命令レジスタ４１から入力された命令コードＩをデコー
ドしてデコード信号ＤＩ３を偶数デコーダ４３に出力す
るとともに、デコード信号ＤＩ４を奇数デコーダ４４に
出力する。

【００４５】ステートカウンタ４３には前記クロック信
号ＣＬＫ１，ＣＬＫ２が入力され、クロック信号ＣＬＫ
１の立ち上がりエッジ毎に偶数デコーダ１４，４３にそ
れぞれ偶数ステータス信号ｅｓ１，ｅｓ２を出力し、ク
ロック信号ＣＬＫ２の立ち上がりエッジ毎に奇数デコー
ダ１５，４４にそれぞれ奇数ステータス信号ｏｓ１，ｏ
ｓ２を出力するようになっている。

【００４６】偶数デコーダ１４は命令デコーダ１２から
のデコード信号ＤＩ１とステートカウンタ４３からの偶
数ステータス信号ｅｓ１との論理を取り、各ステートで
の原制御信号を生成してバッファ群４５に出力する。奇
数デコーダ１５は命令デコーダ１２からのデコード信号
ＤＩ２とステートカウンタ４３からの奇数ステータス信
号ｏｓ１との論理を取り、各ステートでの原制御信号を
生成してバッファ群４５に出力する。

【００４７】また、偶数デコーダ４３は命令デコーダ４
２からのデコード信号ＤＩ３とステートカウンタ４３か
らの偶数ステータス信号ｅｓ２との論理を取り、各ステ
ートでの原制御信号を生成してバッファ群４５に出力す
る。奇数デコーダ４４は命令デコーダ４２からのデコー
ド信号ＤＩ４とステートカウンタ４３からの奇数ステー
タス信号ｏｓ２との論理を取り、各ステートでの原制御
信号を生成してバッファ群４５に出力する。

【００４８】バッファ群４５は偶数デコーダ１４から入
力される原制御信号をクロック信号ＣＬＫ２の立ち上が
りエッジに同期させて波形整形してクロック信号ＣＬＫ
２のＨレベル期間に有効である制御信号を生成するとと
もに、偶数デコーダ４３から入力される原制御信号をク
ロック信号ＣＬＫ２の立ち上がりエッジに同期させて波
形整形してクロック信号ＣＬＫ２のＨレベル期間に有効
である制御信号を生成し、これらの制御信号をＣＰＵレ
ジスタ／演算器群４６に出力する。

【００４９】また、バッファ群４５は奇数デコーダ１５
から入力される原制御信号をクロック信号ＣＬＫ１の立
ち上がりエッジに同期させて波形整形してクロック信号
ＣＬＫ１のＨレベル期間に有効である制御信号を生成す
るとともに、奇数デコーダ４４から入力される原制御信
号をクロック信号ＣＬＫ１の立ち上がりエッジに同期さ
せて波形整形してクロック信号ＣＬＫ１のＨレベル期間
に有効である制御信号を生成し、ＣＰＵレジスタ／演算
器群４６に出力する。

【００５０】そして、ＣＰＵレジスタ／演算器群４６は
偶数デコーダ１４および奇数デコーダ１５の制御信号に
よって制御されるユニットと、偶数デコーダ４３および
奇数デコーダ４４の制御信号によって制御されるユニッ
トとを備えた構成となっている。

【００５１】従って、例えば、命令レジスタ１１に保持
された命令コードＩから命令デコーダ１２、偶数デコー
ダ１４および奇数デコーダ１５によって作成された制御
信号に基づいてアドレス演算を行った後、命令レジスタ
４１に保持された同一の命令コードＩから命令デコーダ
４２、偶数デコーダ４３および奇数デコーダ４４によっ
て作成された制御信号に基づいて実行演算を行うことが
できる。

【００５２】

【発明の効果】以上詳述したように、第１発明によれ
ば、クロック信号を高速化することなくマイクロコンピ
ュータの動作を高速化できるとともに、マイクロコンピ
ュータの低コスト化を図ることができる。

【００５３】また、第２発明によれば、ステートカウン
タを簡略化できるため、マイクロコンピュータの小型化
を図ることができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】一実施例のマイクロコンピュータを示すブロッ
ク図である。

【図３】ステートカウンタを示すブロック図である。

【図４】バッファ群の一部を示す回路図である。

【図５】一実施例の作用を示すタイミングチャートであ
る。

【図６】ステートカウンタの作用を示すタイミングチャ
ートである。

【図７】別例のマイクロコンピュータを示すブロック図
である。

【図８】従来のマイクロコンピュータを示すブロック図
である。

【図９】従来例の作用を示すタイミングチャートであ
る。

【符号の説明】

１ 命令レジスタ ２ ステートカウンタ ３ 第１のデコーダ ４ 第２のデコーダ ５ バッファ群 ６ ＣＰＵレジスタ／演算器群 １８ カウンタ回路 １９ ラッチ回路 ＣＬＫ１ 第１のクロック信号 ＣＬＫ２ 第２のクロック信号 ｅｃ 第１の制御信号 ｅｓ 第１のステータス信号 ｏｃ 第２の制御信号 ｏｓ 第２のステータス信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】 命令コードを保持し出力する命令レジス
   タ（１）と、 制御装置の命令サイクルに同期した第１のクロック信号
   （ＣＬＫ１）に基づいて第１のステータス信号（ｅｓ）
   を発生するとともに、第１のクロック信号（ＣＬＫ１）
   に対して命令サイクルの半サイクル分の位相差を持つ第
   ２のクロック信号（ＣＬＫ２）に基づいて第２のステー
   タス信号（ｏｓ）を発生するステートカウンタ（２）
   と、 命令レジスタ（１）の命令コードと第１のステータス信
   号（ｅｓ）とに基づいて第１の原制御信号（ｅｃ）を生
   成して出力する第１のデコーダ（３）と、 命令レジスタ（１）の命令コードと第２のステータス信
   号（ｏｓ）とに基づいて第２の原制御信号（ｏｃ）を生
   成して出力する第２のデコーダ（４）と、 第１および第２の原制御信号（ｅｃ，ｏｃ）を入力し、
   第２のクロック信号（ＣＬＫ２）に第１の原制御信号
   （ｅｃ）を同期させた第１の制御信号と、第１のクロッ
   ク信号（ＣＬＫ１）に第２の原制御信号（ｏｃ）を同期
   させた第２の制御信号とを交互に制御信号（ｃ）として
   出力するバッファ群（５）と、 バッファ群（５）から出力される各制御信号（ｃ）に基
   づいてそれぞれ所定の処理を実行するＣＰＵレジスタ／
   演算器群（６）とを備えて構成したことを特徴とするマ
   イクロコンピュータ。
2. 【請求項２】 ステートカウンタ（１３）は、第１のク
   ロック信号（ＣＬＫ１）に同期してカウント動作または
   ロード動作を行って第１のステータス信号（ｅｓ）を出
   力するカウンタ回路（１８）と、第２のクロック信号
   （ＣＬＫ２）に同期してカウンタ回路（１８）の出力値
   を保持して第２のステータス信号（ｏｓ）として出力す
   るラッチ回路（１９）とにより構成されていることを特
   徴とする請求項１に記載のマイクロコンピュータ。