JPH0520143U - Ｒａｍ記憶内容リセツト時期判断回路 - Google Patents

Abstract

(57)【要約】 【目的】 バッテリオン時には確実にＲＡＭの記憶内容
を消せるようにし、イグニッションオフ時にはＲＡＭの
記憶内容を保持するようにした。 【構成】 イグニッションスイッチを介して、また直接
にバッテリ電源が給電されるマイクロコンピュータと、
上記イグニッションスイッチのオンを検知し、出力を上
記マイクロコンピュータのリセット端子に供給して上記
ＲＡＭをリセットするイグニッションスイッチオン検知
回路と、上記バッテリ電源が接続状態に切り替えられた
ことを判断するバッテリオン検知回路とを備え、上記マ
イクロコンピュータには上記バッテリ電源が接続状態に
切り替えられ、かつ上記イグニッションスイッチがオン
状態になったことを判断して上記ＲＡＭ内の記憶内容を
リセットするプログラムが内蔵したものである。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案はＲＡＭ記憶内容を消去するＲＡＭ記憶内容リセット時期判断回路に 関するものである。

【０００２】

【従来の技術】

従来のＲＡＭ記憶内容リセット時期判断回路としては、例えば図３に示すよう なものがある。図において、１はバッテリ電源、２はイグニッションスイッチ、 ３はバッテリ電源１より作られる定電圧回路、４はイグニッションスイッチ２の オン・オフを検知するイグニッションスイッチオン検知回路（以下ＩＧＮオン検 知回路と略記する）、５はＲＡＭ５ａが内蔵されたマイクロコンピュータ（以下 マイコンと略記する）である。

【０００３】 次に動作について説明する。マイコン５内のＲＡＭ５ａの記憶内容をリセット する場合、ＩＧＮオン検知回路４がイグニッションスイッチ２のオンを検出し、 ＩＧＮオン検知回路４からの出力、例えばハイレベル信号がマイコン５のリセッ ト端子に供給され、マイコン５内のＲＡＭ５ａの記憶内容をリセットする。

【０００４】

【考案が解決しようとする課題】

しかしながら、このような従来のＲＡＭ記憶内容リセット時期判断回路にあっ ては、マイコン５内の記憶特性が極めて良い（リセットしてもＲＡＭ５ａ内の記 憶内容がすぐにクリアされずに低い電圧レベルで長時間保持される状態）ものを 使用した場合において、記憶消滅時間が一定でないために、例えば工場出荷時の 検査データが長時間に渡って保持され、次の工程の工場に納入してもＲＡＭ５ａ の記憶内容が消えずに残ってしまったり、なかには記憶の状態によっては消えな いという問題点があった。

【０００５】 この考案は上記のような問題点を解消するためになされたもので、バッテリオ ン時には確実にＲＡＭの記憶内容を消せるようにし、イグニッションオフ時には ＲＡＭの記憶内容を保持するようにしたＲＡＭ記憶内容リセット時期判断回路を 得ることを目的とする。

【０００６】

【課題を解決するための手段】

この考案に係るＲＡＭ記憶内容リセット時期判断回路はイグニッションスイッ チを介して、また直接にバッテリ電源が給電されるマイクロコンピュータと、上 記イグニッションスイッチのオンを検知し、出力を上記マイクロコンピュータの リセット端子に供給して上記ＲＡＭをリセットするイグニッションスイッチオン 検知回路と、上記バッテリ電源が接続状態に切り替えられたことを判断するバッ テリオン検知回路とを備え、上記マイクロコンピュータには上記バッテリ電源が 接続状態に切り替えられ、かつ上記イグニッションスイッチがオン状態になった ことを判断して上記ＲＡＭ内の記憶内容をリセットするプログラムが内蔵したも のである。

【０００７】

【作用】

この考案におけるＲＡＭ記憶内容リセット時期判断回路はバッテリ電源が接続 状態に切り替えられ、かつイグニッションスイッチがオン状態に切り替えられた ことを判断して上記バッテリ電源からのイグニッションスイッチを介し、かつ上 記バッテリ電源から直接給電されるマイクロコンピュータに内蔵されたＲＡＭの 記憶内容をクリアする。

【０００８】

【実施例】

以下、この考案を図面に基づいて詳細について説明する。図１はこの考案の一 実施例を示すブロック構成図で、図１において図２と同一または均等な構成部分 には同一符号を付して重複説明を省略する。まず構成を説明すると、図において 、６はバッテリオフ検知回路で、このバッテリオフ検知回路６は抵抗Ｒ１，Ｒ２ 、コンデンサＣ１および電源電圧Ｖ_DDにより動作するインバータＩＣより構成さ れる。

【０００９】 次に図２により動作について説明する。イグニッションスイッチ２をオンさせ ることによりマイコン５は動作を開始し、マイコン５のＩ／Ｏポートを入力ポー トに設定してデータを読み込み（図２ｃ参照）、バッテリオフ検知回路６のＶａ のレベルを判断する。図２ａに示すようにバッテリ電源１の電圧Ｖ_BATTがオフか らオンになり、図２ｂに示すようにイグニッションスイッチ２がオンになったと きバッテリオフ検知回路６のＶａは図２ｄに示すようにローレベルとなり、マイ コン５内のプログラムによりＲＡＭ５ａに記憶された内容をクリアする。

【００１０】 また、バッテリ電源１の電圧Ｖ_BATTがオンで（図２ａ参照）、イグニッション スイッチ２がオンからオフ、オフからオンになったときＶａはハイレベルとなり 、マイコン５内のプログラムによりＲＡＭ５ａの記憶内容はクリアしない。

【００１１】 バッテリ電源１がオン・オフのいずれであるか、またイグニッションスイッチ ２がオン・オフのいずれであるかの判別を行ってプログラムによりマイコン５の ＲＡＭ５ａの記憶内容をクリアするかしないかを判断する。

【００１２】

【考案の効果】

以上説明してきたようにこの考案によればその構成をイグニッションスイッチ を介して、また直接にバッテリ電源が給電されるマイクロコンピュータと、上記 イグニッションスイッチのオンを検知し、出力を上記マイクロコンピュータのリ セット端子に供給して上記ＲＡＭをリセットするイグニッションスイッチオン検 知回路と、上記バッテリ電源が接続状態に切り替えられたことを判断するバッテ リオン検知回路とを備え、上記マイクロコンピュータには上記バッテリ電源が接 続状態に切り替えられ、かつ上記イグニッションスイッチがオン状態になったこ とを判断して上記ＲＡＭ内の記憶内容をリセットするプログラムが内蔵したＲＡ Ｍ記憶内容リセット時期判断回路としたため、バッテリオン時には確実にＲＡＭ の記憶内容を消せるようにし、イグニッションオフ時にはＲＡＭの記憶内容を保 持することができるという効果が得られる。

【図面の簡単な説明】

【図１】この考案に係るＲＡＭ記憶内容リセット時期判
断回路の一実施例を示すブロック図である。

【図２】図１の動作を説明するタイムチャートである。

【図３】従来のＲＡＭ記憶内容リセット時期判断回路の
一例を示すブロック図である。

【符号の説明】

１ バッテリ電源 ２ イグニッションスイッチ ４ イグニッションスイッチオン検知回路 ５ マイクロコンピュータ ５ａ ＲＡＭ ６ バッテリオン検知回路

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 イグニッションスイッチを介して、また
   直接にバッテリ電源が給電されるマイクロコンピュータ
   と、上記イグニッションスイッチのオンを検知し、出力
   を上記マイクロコンピュータのリセット端子に供給して
   上記ＲＡＭをリセットするイグニッションスイッチオン
   検知回路と、上記バッテリ電源が接続状態に切り替えら
   れたことを判断するバッテリオン検知回路とを備え、上
   記マイクロコンピュータには上記バッテリ電源が接続状
   態に切り替えられ、かつ上記イグニッションスイッチが
   オン状態になったことを判断して上記ＲＡＭ内の記憶内
   容をリセットするプログラムが内蔵したＲＡＭ記憶内容
   リセット時期判断回路。