JPH05191663A - 高電圧発生回路 - Google Patents

Abstract

(57)【要約】 【目的】 零クロススイッチング動作によりスイッチン
グロスのない高電圧発生回路を提供する。 【構成】 フライバックトランス11の低圧コイル12の一
端側にトランジスタ13を直列に接続し、トランジスタ13
に第１のダンパーダイオード14と第１の共振コンデンサ
15を並列接続する。低圧コイル12の他端側にはＭＯＳ
ＦＥＴ17と駆動電源18を直列接続する。ＭＯＳ ＦＥＴ
17には第２のダンパーダイオード20と第２の共振コンデ
ンサ21を並列接続する。ＭＯＳ ＦＥＴ17のオン・オフ
スイッチング動作はスイッチ制御回路16で行う。スイッ
チ制御回路16は高圧出力電圧の降下量が大きくなるほど
パルス幅の広い駆動パルスを作り出してＭＯＳ ＦＥＴ
17のゲートに加え、遅くともトランジスタ13のオン時に
ＭＯＳ ＦＥＴ17をオンし、トランジスタ13のオン期間
でＭＯＳ ＦＥＴ17をオフ制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コレクタパルスを昇圧
してその昇圧出力を陰極線管のアノードへ加える高電圧
発生回路に関するものである。

【０００２】

【従来の技術】最近のテレビジョン受像機やディスプレ
イ装置では画面の高品位、高精細化が進み、高圧出力電
圧の画面曲がりの影響を極力少なくすることが要求され
ている。また、コンピュータの普及に伴い、ディスプレ
イ装置も、水平の発振周波数の異なるあらゆる種類のコ
ンピュータに接続可能なマルチスキャン方式のものが一
般的となって来ている。前記画面の高精細化等を図るた
めに、最近のテレビジョン受像機やディスプレイ装置で
は、高圧出力電圧が降下したときには、その降下分だけ
高圧出力電圧を高める補正手段が設けられている。この
高圧出力電圧の補正は、通常、フライバックトランスの
低圧コイル側で発生するコレクタパルスの波高値を制御
することにより行われている。

【０００３】図９にはこの種の高圧補正手段を備えた従
来の高電圧発生回路（特開平2-222374号）が示されてい
る。この回路は、水平ドライブ回路側から加えられる信
号と、高圧出力電圧の検出信号との信号処理により、ト
ランジスタ１のオン期間を高圧出力電圧の降下量に対応
させて制御するもので、高圧出力電圧の降下量が大きい
ほどトランジスタ１のベースに加えるパルス制御信号の
パルス幅を大きくして（図10の（ｂ））、コレクタ電流
の大きさも増大させ（図10の（ｃ））、トランジスタ１
のオフ動作によって発生するコレクタパルスの波高値を
高くしようとするものである（図10の（ａ））。つま
り、トランジスタ１のオン期間のパルス幅が広くなる
と、トランジスタ１がオフしたときに、ダイオード２，
低圧コイル３，出力トランジスタ４を順に経てダイオー
ド２に戻る閉ループを循環するコレクタ電流の大きさが
大きくなり、必然的にコレクタパルスの波高値が大きく
なる。このように、トランジスタ１のオン期間の幅、つ
まり、トランジスタ１のオフの時期をコントロールする
ことにより、コレクタパルスの波高値を変え、高圧出力
電圧の安定化を行うものである。

【０００４】

【発明が解決しようとする課題】しかしながら、この種
の高電圧発生回路では、トランジスタ１がオフした区間
で、ダイオード２から低圧コイル３および出力トランジ
スタ４を経てダイオード２に戻る閉ループに流れるコレ
クタ電流はフライバック動作のために大きなエネルギを
必要とし、このため、大きな電流が閉ループを回るの
で、その電流の循環によって各回路素子を通るときに損
失を生じ、回路効率が悪くなるという問題が生じる。

【０００５】また、従来の高電圧発生回路では、トラン
ジスタ１の印加電圧が零電圧の状態でスイッチをオンあ
るいはオフさせる（以下、これを零クロススイッチング
動作という）ことが難しく、このため、トランジスタ１
の印加電圧が零電圧でない状態でスイッチ動作が行われ
るため、スイッチ動作時に、電力損失が生じ、特に、高
周波数でスイッチング動作を行わせるときには、そのス
イッチングの電力損失が無視できないほど大きくなると
いう問題が生じる。

【０００６】本発明は上記従来の課題を解決するために
なされたものであり、その目的は、トランジスタ１のオ
フ時以降に大電流を還流させることによる損失をなくし
て回路効率を高め、また、トランジスタ１のスイッチン
グ動作時の電力損失の問題点を効果的に解消することが
できる高電圧発生回路を提供することにある。

【０００７】

【課題を解決するための手段】本発明は上記目的を達成
するために、次のように構成されている。すなわち、本
発明は、フライバックトランスの低圧コイルにそれぞれ
直列に接続される第１のスイッチング素子および第２の
スイッチング素子と、第１のスイッチング素子にそれぞ
れ並列に接続される第１のダンパーダイオードおよび第
１の共振コンデンサと、フライバックトランスの高圧コ
イルから陰極線管に加える高圧出力電圧の降下量が大き
くなるにつれて第２のスイッチング素子のオン期間を長
く制御するスイッチ制御回路とを有する高電圧発生回路
において、前記第２のスイッチング素子には等価回路的
に第２のダンパーダイオードが並列に接続されるととも
に、さらに第２の共振コンデンサが並列に接続されてお
り、第２のスイッチング素子は、スイッチ制御回路によ
り、遅くとも第１のスイッチング素子のオン開始点でオ
ンし、第１のスイッチング素子のオン期間でオフするよ
うに制御されていることを特徴として構成されている。

【０００８】

【作用】上記構成の本発明において、第１のスイッチン
グ素子と第２のスイッチング素子とが共にオンしている
状態では、駆動電源側から第２のスイッチング素子と低
圧コイルと第１のスイッチング素子を通る電流が流れ、
低圧コイルにエネルギが蓄えられる。この状態で、第２
のスイッチング素子がオフすると、第２のコンデンサに
逆電圧（負パルス）が発生し、結果として、駆動電源の
電圧が逆電圧による打ち消し作用によって、次の第１の
スイッチング素子のオフ動作以降、第１の共振コンデン
サと低圧コイルとの共振動作によって発生するフライバ
ックパルスの波高値が小さくなる。前記第２のコンデン
サに発生する逆電圧は第２のスイッチング素子のオン期
間の幅が小さくなるほど大きくなる。スイッチ制御回路
は高圧出力電圧の降下量が大きくなるにつれて第２のス
イッチング素子のオン期間を大きくするように制御する
結果、高圧出力電圧の降下量が大きくなるにつれてフラ
イバックパルスの波高値が大きくなる方向に制御され、
高圧出力電圧の安定化が行われる。

【０００９】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１には本発明に係る高電圧発生回路の基本回路
が示され、また、図２にはこの基本回路をより具体化し
た本発明に係る高電圧発生回路の第１の実施例の回路構
成が示されている。図２において、フライバックトラン
ス11の低圧コイル12にはダミーヨーク10が並列に接続さ
れており、このダミーヨーク10と低圧コイル12との並列
回路の一端側に第１のスイッチング素子としてのトラン
ジスタ13が直列に接続されている。そして、このトラン
ジスタ13に第１のダンパーダイオード14と第１の共振コ
ンデンサ15がそれぞれ並列に接続されている。トランジ
スタ13のエミッタはグランドライン（この図ではアース
ライン）に接続されている。トランジスタ13のベースに
は図３の（ｂ）に示すような水平出力回路（図示せず）
に同期した水平ドライブ信号（ＨＤ（Horizontal Drive
Pulse）信号）が加えられている。

【００１０】ダミーヨーク10と低圧コイル12の並列回路
の他端側には第２のスイッチング素子として機能するＭ
ＯＳ ＦＥＴ（電界効果トランジスタ）17のソース側が
接続されている。そして、ＭＯＳ ＦＥＴ17のドレイン
側には駆動電源18が接続されている。ＭＯＳ ＦＥＴ17
のドレイン・ソース間には第２のダイオード20と第２の
共振コンデンサ21がそれぞれ並列に接続されている。こ
の第２のダイオード20はＭＯＳ ＦＥＴ17に外付けによ
って接続してもよいが、ＭＯＳ ＦＥＴ17にはもともと
等価回路的にダイオードが内蔵されているので、この第
２のダイオード20を外付けにせずに内蔵ダイオードを利
用したものでもよい。

【００１１】フライバックトランス11の高圧コイル24の
高圧端側は高圧整流ダイオード25を介して図示されてい
ない陰極線管のアノードに接続されている。また、高圧
コイル24の高圧端側にはブリーダ抵抗器26が接続されて
おり、このブリーダ抵抗器26と抵抗器22との抵抗分割に
よって高圧出力電圧が検出されている。この実施例で
は、高圧出力電圧の検出信号と、水平ドライブ回路（図
示せず）の水平ドライブ信号を利用してスイッチ制御回
路16によりＭＯＳ ＦＥＴ17の駆動パルス信号が作り出
されている。

【００１２】このスイッチ制御回路16は、第３のスイッ
チング素子として機能するトランジスタ27と、微分回路
28と、コンパレータ30と、バッファアンプ31と、スイッ
チドライブ回路32とを有して構成されている。トランジ
スタ27は図３の（ａ）に示すような水平ドライブ信号の
反転信号（−ＨＤ信号）を受けてスイッチング動作を行
い、そのスイッチング信号を微分回路28に加える。微分
回路28はこのスイッチング信号を微分して図３の（ｃ）
に示す微分波形の信号をコンパレータ30のプラス側端子
に加える。

【００１３】一方、バッファアンプ31は高圧出力電圧の
検出信号を増幅してコンパレータ30のマイナス側端子に
加える。コンパレータ30は微分回路28から加えられる微
分出力と、バッファアンプ31から加えられる高圧出力電
圧の検出信号とを比較し（図３の（ｃ））、同図の
（ｄ）に示すように微分波形の立ち上がりで立ち上が
り、微分波形の右下がり曲線と高圧出力電圧の検出信号
の交点位置で立ち下がるパルス信号を出力する。つま
り、コンパレータ30は高圧出力電圧の降下量が大きくな
るにつれてパルス幅を広くしたパルス信号を作り出し、
これをスイッチドライブ回路32に加えるのである。

【００１４】スイッチドライブ回路32は前記パルス信号
の立ち上がり位置を図３の（ｂ）に示すトランジスタ13
の駆動パルスの立ち上がり位置と同時か、それよりやや
後となるように同期させて同図（ｄ）に示す駆動パルス
信号、つまり、高圧出力電圧の降下量が小さくなるにつ
れてパルス幅が狭くなり、高圧出力電圧の降下量が大き
くなるにつれてパルス幅が広くなる駆動パルス信号をＭ
ＯＳ ＦＥＴ17のゲートに加える。

【００１５】この実施例は上記のように構成されてお
り、次に、図２の回路と図３のタイムチャートに基づき
高圧出力電圧の安定化動作を説明する。まず、トランジ
スタ13とＭＯＳ ＦＥＴ17が共にオンしているときは、
駆動電源18からＭＯＳ ＦＥＴ17を通り、さらにダミー
ヨーク10と低圧コイル12からトランジスタ13を通ってト
ランジスタ13のコレクタ電流ｉ_c がグランドラインに流
れる。このとき、駆動電源18の電圧をＥ_B ，ダミーヨー
ク10と低圧コイル12の並列回路のインダクタンスをＬと
すると、ｉ_c はＥ_B ／Ｌで決まる直線的な傾きで増加し
ていく。なお、図３の（ｇ）はｉ_c の電流波形を示して
いる。このように、電流がダミーヨーク10と低圧コイル
12に流れることにより、これらのコイル10，12にエネル
ギが蓄えられる。

【００１６】この状態で、ＭＯＳ ＦＥＴ17がオフする
と、第２の共振コンデンサ21側からダミーヨーク10およ
び低圧コイル12を通ってトランジスタ13側に電流が流れ
て第２の共振コンデンサ21に電荷が蓄えられる結果、Ｄ
の記号で示された部分とグランド間の電圧は図３の
（ｅ）に示すように第２の共振コンデンサ21とコイル1
0，12の共振カーブに沿って減少して行く。この状態
で、トランジスタ13がオフすると、ダミーヨーク10およ
び低圧コイル12側からの電流は第１の共振コンデンサ15
に流れ、コイル10，12に蓄えられていたエネルギは第
１，第２の共振コンデンサ15および21に移され、第１，
第２の共振コンデンサ15および21の電圧が増加して行
き、図３の（ｆ）に示すように、コイル10，12のエネル
ギが全て第１および第２の共振コンデンサ15および21に
移されたときにフライバックパルス（コレクタパルス）
のピークとなり、このとき、第２の共振コンデンサ21の
電圧もピークに達する。

【００１７】そうすると、今度は、第１，第２の共振コ
ンデンサ15および21側のエネルギがダミーヨーク10およ
び低圧コイル12側に戻される結果、第１，第２の共振コ
ンデンサ15および21の電圧は低下して行き、記号Ｄで示
される部分とグランド間の電圧はコイル10，12と第２の
共振コンデンサ21との共振カーブに沿って上昇して行
く。そして、第１の共振コンデンサ15のエネルギが全て
コイル10，12に移され、図３の（ｆ）に示すフライバッ
クパルスが作り出された後、第２の共振コンデンサ21両
端の電圧は徐々に零電圧レベルに戻される（電圧がさら
に小さくなろうとしたときには逆電流は第２のダイオー
ド20を通って駆動電源18に戻されるので、第２の共振コ
ンデンサ21両端の電圧が零レベルよりも小さくなること
はない）。このように、ＭＯＳ ＦＥＴ17の印加電圧が
零電圧に戻された後、ＭＯＳ ＦＥＴ17のオン動作が行
われ、同時に、あるいはその少し手前でトランジスタ13
がオンされる結果、ＭＯＳ ＦＥＴ17とトランジスタ13
とは共にオン状態となって最初の説明の状態となり、上
記の動作が繰り返し行われるのである。

【００１８】以上説明したように、本実施例では、高圧
出力電圧の降下量が小さいときにはＭＯＳ ＦＥＴ17の
駆動パルスの幅が狭くなり、この結果、ＭＯＳ ＦＥＴ
17のオン期間が短くなるのでコイル10，12に蓄えられる
エネルギも小さくなり、駆動パルスの幅が狭くなるほど
ＭＯＳ ＦＥＴ17をオフしたときの逆パルスの電圧が大
きくなり、駆動電源18の電源電圧が逆パルス電圧により
打ち消される状態となるので、ダミーヨーク10、フライ
バックトランスの低圧コイル12および第１の共振コンデ
ンサ15で構成されるＬＣ直列共振回路に入力されるエネ
ルギの量が小さくなる結果、トランジスタ13がオフした
ときに発生するフライバックパルスの波高値は小さくな
る。これに対し、高圧出力電圧の降下量が大きい場合に
はＭＯＳＦＥＴの駆動パルスの幅が広くなるので、コイ
ル10，12に蓄えられるエネルギも大きくなり、ＭＯＳ
ＦＥＴ17がオフすることによって発生する逆パルス電圧
が小さくなるので、トランジスタ13がオフするときに発
生するフライバックパルスの波高値は大きくなる。

【００１９】このように、高圧出力電圧の降下量が大き
くなればなるほど発生するフライバックパルスの波高値
が大きくなる方向に制御するので、高圧出力電圧は一定
となる方向に制御され、高圧の安定化が達成されるので
ある。

【００２０】また、この実施例では、ＭＯＳ ＦＥＴ17
は印加電圧が零電圧レベルの状態でオン駆動され、同様
に、印加電圧が零電圧レベルの状態でオフ駆動され、こ
のオフ駆動時に、ＭＯＳ ＦＥＴ17のドレイン・ソース
間電圧は第２の共振コンデンサとコイル10，12の共振カ
ーブに沿って緩やかに上昇して行くので、ＭＯＳ ＦＥ
Ｔ17がオフ駆動されることによってドレイン・ソース間
電圧が急激に上昇するということがない。したがって、
ＭＯＳ ＦＥＴ17を確実にゼロクロススイッチング動作
させることができ、この零クロス動作により、スイッチ
ングの電力損失をなくすことができ、その上、スイッチ
ングノイズの発生を防止することができる。

【００２１】さらに、ＭＯＳ ＦＥＴ17に並列に接続さ
れている第２の共振コンデンサ21は水平周期の１周期毎
にチャージとデスチャージを行うため、駆動電源18の電
源電圧が１周期毎に新たに再設定されることと同義とな
り、しかも、実際に負荷が取られている走査期間の高圧
出力電圧の検出値が走査期間中にフィードバックされ、
遅れなくＭＯＳ ＦＥＴ17をオン・オフするため、応答
速度が極めて速くなり、画面曲がりを最少化することが
できる。

【００２２】さらに、理論的には、高圧の補正幅を10Ｋ
Ｖ以上と広い範囲で可変設定することができるので、補
正幅を10ＫＶ程度確保する必要があるマルチスキャンデ
ィスプレイ装置に対しても十分に対応することができ、
マルチスキャン方式に最適なものとなる。

【００２３】図４には本発明の第２の実施例が示されて
いる。この実施例も、ＭＯＳ ＦＥＴ等の第２のスイッ
チング素子を駆動するスイッチ制御回路が設けられる
が、このスイッチ制御回路は前記第１の実施例と同様で
あるので省略してある。この実施例は、第１の共振コン
デンサ15と第１のダンパーダイオード14と第１のスイッ
チング素子との並列回路を第１の回路ブロック33と成
し、また、第２の共振コンデンサ21と第２のダンパーダ
イオード20と第２のスイッチング素子との並列回路を第
２の回路ブロック34と成し、低圧コイル12の巻き始め端
とグランドとの間に第１の回路ブロック33をグランド側
にして第１の回路ブロック33と第２の回路ブロック34の
直列回路を介設したものであり、前記第１の実施例と同
様な回路動作によって高圧出力電圧の安定化制御が行わ
れる。

【００２４】図５には本発明の第３の実施例が示されて
いる。この実施例は前記第２の実施例と同様に第１の回
路ブロック33と第２の回路ブロック34の直列回路を低圧
コイル12の巻き始め端とグランドとの間に介設して成る
が、前記第２の実施例と異なることは、第１の回路ブロ
ック33と第２の回路ブロック34との接続順序を逆にし、
第２の回路ブロック34をグランド側にして接続したもの
であり、それ以外の構成は前記第２の実施例と同様であ
り、前記第１および第２の各実施例と同様な回路動作を
行い、同様な効果を奏することができる。

【００２５】図６には本発明の第４の実施例が示されて
いる。この実施例は、インダクタンス素子として機能す
るダミーヨーク10の一端側を駆動電源18側、つまり、低
圧コイル12の巻き終わり端側に接続し、他端側を第１の
回路ブロック33と第２の回路ブロック34との接続部に接
続したことであり、それ以外の構成は前記第２の実施例
と同様である。このように、チョークコイル10を低圧コ
イル12の電源接続側と回路ブロック33，34の接続部間に
介設することにより、フライバックトランス11の低圧コ
イル12のリーゲージフラックスを小さく抑えることがで
き、これにより、低圧コイル12の発熱を緩和することが
できる。

【００２６】図７には本発明の第５の実施例が示されて
いる。この実施例は、偏向ヨーク35とＳ字補正コンデン
サ36との直列回路を回路ブロック33，34の直列接続部と
グランドの間に介設したものである。このように、偏向
ヨーク35とＳ字補正コンデンサ36の直列回路を設けるこ
とにより、高圧側の回路と偏向側の回路とを一体化した
タイプの回路構成とすることができる。なお、この実施
例も前記各実施例と同様にこの第２のスイッチング素子
を駆動制御するスイッチ制御回路16が設けられることと
なる。

【００２７】図８には本発明の第６の実施例が示されて
いる。この実施例は、第２の共振コンデンサ21と第２の
ダンパーダイオード20と第２のスイッチング素子との並
列回路によって第２の回路ブロック34を構成し、また、
第１のダンパーダイオード14と第１のスイッチング素子
との並列回路により第１の回路ブロック33を構成し、第
２の回路ブロック34を低圧コイル12側にして第１の回路
ブロック33と第２の回路ブロック34の直列回路を低圧コ
イル12とグランド間に介設し、さらに、回路ブロック3
3，34の直列回路に第１の共振コンデンサ15を並列に接
続したものである。このような回路構成とすることによ
り、この実施例の回路を前記図４の第２の実施例の回路
と比べた場合、図８の回路で、第１の共振コンデンサ15
の静電容量をＣ₁ 、第２の共振コンデンサ21の静電容量
をＣ₂ としたとき、図４の回路の第１の共振コンデンサ
15の容量Ｃ₁ ′をＣ₁ ′＝Ｃ₁ 、第２の共振コンデンサ
21の容量Ｃ₂ ′をＣ₂ ′＝Ｃ₁ ＋Ｃ₂ にすることによ
り、図２の回路と図８の回路が全く同一の回路特性とな
り、このことは、図４の回路で、第１の回路ブロック33
と第２の回路ブロック34との接続順序を逆にした場合に
もコンデンサの容量を前記関係に設定することにより同
一の回路動作を行うことができることとなり、その取り
扱い上、非常に便利なものとなる。

【００２８】なお、本発明は上記各実施例に限定される
ことはなく、様々な実施の態様を採り得る。例えば、上
記各実施例では第１のスイッチング素子をトランジスタ
13により構成し、第２のスイッチング素子をＭＯＳ Ｆ
ＥＴ17により構成したが、第１と第２のスイッチング素
子を共にトランジスタあるいはＭＯＳ ＦＥＴにより形
成してもよい。また、この実施例とは逆に、第１のスイ
ッチング素子をＭＯＳＦＥＴにより形成し、第２のスイ
ッチング素子をトランジスタにより形成することもでき
る。スイッチング素子をＭＯＳ ＦＥＴにより構成する
ときには、ＭＯＳ ＦＥＴ自体が等価回路的にダイオー
ドを内蔵しているので、第１および第２の各ダンパーダ
イオードを外付けすることなく、ＭＯＳ ＦＥＴの内蔵
ダイオードをダンパーダイオードとして活用することが
できる。

【００２９】また、第２のスイッチング素子と第２のダ
ンパーダイオードと第２の共振コンデンサとの並列スイ
ッチ回路は駆動電源８から低圧コイル12を経てグランド
ラインに至る経路の任意の位置に設けることができるも
のであり、その介設位置は実施例のものに限定されな
い。

【００３０】さらに、本発明を構成するスイッチ制御回
路は必ずしも実施例の回路に限定されるものではなく、
第１のスイッチ素子がオフしてから第２のスイッチ素子
がオフされる期間の長さをコントロールできるものであ
れば、他の構成のものでもよい。

【００３１】

【発明の効果】本発明は、第２のスイッチング素子に並
列に第２の共振コンデンサを接続し、この第２の共振コ
ンデンサと低圧コイル側のインダクタンスとで共振動作
を行わせるように構成し、さらに、第２のスイッチング
素子のオン動作を遅くとも第１のスイッチング素子のオ
ン動作と同時に動作させ、第２のスイッチング素子のオ
フ動作を第１のスイッチング素子のオン期間に行うよう
に構成したものであるから、第１，第２のスイッチング
素子のオン・オフスイッチ動作を印加電圧が零電圧の状
態で行わせることができる。しかも、第２のスイッチン
グ素子のオフ動作をさせたときに、電圧が第２の共振コ
ンデンサの共振カーブに沿って徐々に低下するから、ス
イッチオフ時に急激に電圧降下を生じることがなく、こ
れにより、第２のスイッチング素子の零クロス動作を確
実に行わせることができ、スイッチングの電力損失をな
くし、併せてスイッチングノイズの発生を防止すること
ができる。

【００３２】また、本発明は第２のスイッチング素子を
オフさせたときの逆起電力によって駆動電源の電圧をこ
の逆起電力により差し引いてフライバックパルス（コレ
クタパルス）の波高値を制御するものであるから、従来
例のように、第２のスイッチング素子（従来例のトラン
ジスタ１）をオフさせたときに大容量の電流が回路の閉
ループ上を循環させてエネルギをコイルに蓄えるもので
ないから、この大容量の電流を循環させるときに発生す
る電力ロスもなく、回路動作の回路効率を大幅に高める
ことが可能となる。

【図面の簡単な説明】

【図１】本発明に係る高電圧発生回路の基本回路図であ
る。

【図２】本発明の高電圧発生回路の第１の実施例を示す
回路図である。

【図３】本発明の実施例における回路各部の波形を示す
タイムチャートである。

【図４】本発明の第２の実施例を示す回路図である。

【図５】本発明の第３の実施例を示す回路図である。

【図６】本発明の第４の実施例を示す回路図である。

【図７】本発明の第５の実施例を示す回路図である。

【図８】本発明の第６の実施例を示す回路図である。

【図９】高圧安定化回路を備えた従来の高電圧発生回路
の回路図である。

【図10】図９の回路の動作説明図である。

【符号の説明】

10 ダミーヨーク 11 フライバックトランス 12 低圧コイル 13 トランジスタ 14 第１のダンパーダイオード 15 第１の共振コンデンサ 16 スイッチ制御回路 17 ＭＯＳ ＦＥＴ 18 駆動電源 20 第２のダンパーダイオード 21 第２の共振コンデンサ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 フライバックトランスの低圧コイルにそ
   れぞれ直列に接続される第１のスイッチング素子および
   第２のスイッチング素子と、第１のスイッチング素子に
   それぞれ並列に接続される第１のダンパーダイオードお
   よび第１の共振コンデンサと、フライバックトランスの
   高圧コイルから陰極線管に加える高圧出力電圧の降下量
   が大きくなるにつれて第２のスイッチング素子のオン期
   間を長く制御するスイッチ制御回路とを有する高電圧発
   生回路において、前記第２のスイッチング素子には等価
   回路的に第２のダンパーダイオードが並列に接続される
   とともに、さらに第２の共振コンデンサが並列に接続さ
   れており、第２のスイッチング素子は、スイッチ制御回
   路により、遅くとも第１のスイッチング素子のオン開始
   点でオンし、第１のスイッチング素子のオン期間でオフ
   するように制御されていることを特徴とする高電圧発生
   回路。