JPH05175012A - チップ型セラミック電子部品の製造方法 - Google Patents
チップ型セラミック電子部品の製造方法Info
- Publication number
- JPH05175012A JPH05175012A JP35602691A JP35602691A JPH05175012A JP H05175012 A JPH05175012 A JP H05175012A JP 35602691 A JP35602691 A JP 35602691A JP 35602691 A JP35602691 A JP 35602691A JP H05175012 A JPH05175012 A JP H05175012A
- Authority
- JP
- Japan
- Prior art keywords
- side electrode
- layer side
- electrode
- electronic component
- ceramic electronic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Apparatuses And Processes For Manufacturing Resistors (AREA)
- Thermistors And Varistors (AREA)
Abstract
(57)【要約】
【目的】 半田耐熱性や半田付け性を向上させ、実装工
程においてフロー半田などの方法を適用して、容易かつ
確実に実装することを可能にする。 【構成】 Ｔｉ、Ｃｒ、Ｎｉ、Ｚｎ及びＡｌからなる群
より選ばれるいずれか１種の金属または前記群から選ば
れる少なくとも１種を含む合金を蒸着することにより下
層側電極２を形成するとともに、下層側電極２にＳｎま
たはＳｎ合金のメッキを施すことにより上層側電極３を
形成する。また、必要に応じて、下層側電極２を形成し
た後、その上にＮｉとＣｕのいずれか１種または少なく
とも１種を含む合金を蒸着することにより、下層側電極
２と上層側電極３との間に中間層電極４を形成する。
程においてフロー半田などの方法を適用して、容易かつ
確実に実装することを可能にする。 【構成】 Ｔｉ、Ｃｒ、Ｎｉ、Ｚｎ及びＡｌからなる群
より選ばれるいずれか１種の金属または前記群から選ば
れる少なくとも１種を含む合金を蒸着することにより下
層側電極２を形成するとともに、下層側電極２にＳｎま
たはＳｎ合金のメッキを施すことにより上層側電極３を
形成する。また、必要に応じて、下層側電極２を形成し
た後、その上にＮｉとＣｕのいずれか１種または少なく
とも１種を含む合金を蒸着することにより、下層側電極
２と上層側電極３との間に中間層電極４を形成する。
Description
【０００１】
【産業上の利用分野】この発明は、セラミック電子部品
に関し、詳しくは、セラミック電子部品素体上に電極を
設けてなるチップ型正特性サーミスタなどのチップ型セ
ラミック電子部品の製造方法に関する。
に関し、詳しくは、セラミック電子部品素体上に電極を
設けてなるチップ型正特性サーミスタなどのチップ型セ
ラミック電子部品の製造方法に関する。
【０００２】
【従来の技術】チップ型セラミック電子部品（この従来
例においてはチップ型正特性サーミスタ）は、例えば、
図３に示すように、所定の特性を有するセラミック電子
部品素体（正特性サーミスタ素体）２１に電極２５を設
けることにより形成されている。そして、この従来のチ
ップ型セラミック電子部品は、図４に示すように、セラ
ミック電子部品素体２１にＮｉの無電解メッキを行い、
その表面にＮｉメッキ層２２を形成した後、Ｎｉメッキ
層２２の不要部分をエッチングなどの方法により除去
（図５）した後、図３に示すように、残ったＮｉメッキ
層（下層側電極）２２の表面にＡｇを主成分とするペー
スト２３ａを塗布し、これを焼き付けて上層側電極２３
を形成することにより製造されている。
例においてはチップ型正特性サーミスタ）は、例えば、
図３に示すように、所定の特性を有するセラミック電子
部品素体（正特性サーミスタ素体）２１に電極２５を設
けることにより形成されている。そして、この従来のチ
ップ型セラミック電子部品は、図４に示すように、セラ
ミック電子部品素体２１にＮｉの無電解メッキを行い、
その表面にＮｉメッキ層２２を形成した後、Ｎｉメッキ
層２２の不要部分をエッチングなどの方法により除去
（図５）した後、図３に示すように、残ったＮｉメッキ
層（下層側電極）２２の表面にＡｇを主成分とするペー
スト２３ａを塗布し、これを焼き付けて上層側電極２３
を形成することにより製造されている。
【０００３】
【発明が解決しようとする課題】しかし、上記従来の製
造方法においては、Ａｇペーストを焼き付けるときに下
層側電極２２を構成するＮｉの酸化が進行し、半田付け
性が著しく低下する。そのため、実装基板への実装工程
で半田付けを行う場合に、上層側電極２３を構成するＡ
ｇが半田くわれを起こすとチップ型セラミック電子部品
（チップ型正特性サーミスタ）が実装基板上から外れ落
ちてしまうという問題点がある。
造方法においては、Ａｇペーストを焼き付けるときに下
層側電極２２を構成するＮｉの酸化が進行し、半田付け
性が著しく低下する。そのため、実装基板への実装工程
で半田付けを行う場合に、上層側電極２３を構成するＡ
ｇが半田くわれを起こすとチップ型セラミック電子部品
（チップ型正特性サーミスタ）が実装基板上から外れ落
ちてしまうという問題点がある。
【０００４】また、チップ型セラミック電子部品が実装
基板上から外れ落ちてしまうほどＡｇが半田くわれを起
こしていない場合にも、チップ型セラミック電子部品
（の電極２５）と実装基板との間の接続強度が低下し、
応力がかかって実装基板がたわんだりした場合にチップ
型セラミック電子部品が外れ落ちることがあり、信頼性
に欠けるという問題点がある。
基板上から外れ落ちてしまうほどＡｇが半田くわれを起
こしていない場合にも、チップ型セラミック電子部品
（の電極２５）と実装基板との間の接続強度が低下し、
応力がかかって実装基板がたわんだりした場合にチップ
型セラミック電子部品が外れ落ちることがあり、信頼性
に欠けるという問題点がある。
【０００５】さらに、上記従来の製造方法では、実装工
程においてフロー半田を適用することができず、実装方
法に関する制約がチップ型正特性サーミスタなどのチッ
プ型セラミック電子部品の用途を制約するという問題点
があり、また、リフロー半田を行うにしても、温度、時
間、フラックスの種類などの諸条件を厳密に管理しなけ
ればならず、実装工程の作業性が悪いという問題点があ
る。
程においてフロー半田を適用することができず、実装方
法に関する制約がチップ型正特性サーミスタなどのチッ
プ型セラミック電子部品の用途を制約するという問題点
があり、また、リフロー半田を行うにしても、温度、時
間、フラックスの種類などの諸条件を厳密に管理しなけ
ればならず、実装工程の作業性が悪いという問題点があ
る。
【０００６】この発明は、上記の問題点を解決するもの
であり、半田耐熱性や半田付け性に優れ、実装工程にリ
フロー半田やフロー半田などの方法を適用して容易に実
装することが可能なチップ型セラミック電子部品の製造
方法を提供することを目的とする。
であり、半田耐熱性や半田付け性に優れ、実装工程にリ
フロー半田やフロー半田などの方法を適用して容易に実
装することが可能なチップ型セラミック電子部品の製造
方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、この発明のチップ型セラミック電子部品は、オーミ
ック性を有する下層側電極と、半田付け性を有する上層
側電極とを備えてなる電極をセラミック電子部品素体上
に配設してなるチップ型セラミック電子部品の製造方法
において、Ｔｉ、Ｃｒ、Ｎｉ、Ｚｎ及びＡｌからなる群
より選ばれるいずれか１種の金属または前記群から選ば
れる少なくとも１種を含む合金を蒸着することにより下
層側電極を形成する工程と、前記下層側電極にＳｎまた
はＳｎ合金のメッキを施すことにより上層側電極を形成
する工程とを具備することを特徴とする。
に、この発明のチップ型セラミック電子部品は、オーミ
ック性を有する下層側電極と、半田付け性を有する上層
側電極とを備えてなる電極をセラミック電子部品素体上
に配設してなるチップ型セラミック電子部品の製造方法
において、Ｔｉ、Ｃｒ、Ｎｉ、Ｚｎ及びＡｌからなる群
より選ばれるいずれか１種の金属または前記群から選ば
れる少なくとも１種を含む合金を蒸着することにより下
層側電極を形成する工程と、前記下層側電極にＳｎまた
はＳｎ合金のメッキを施すことにより上層側電極を形成
する工程とを具備することを特徴とする。
【０００８】また、前記下層側電極を形成した後、その
上にＮｉとＣｕのいずれか１種の金属または少なくとも
１種を含む合金を蒸着することにより、下層側電極と上
層側電極との間に中間層電極を形成する工程を設けても
よい。
上にＮｉとＣｕのいずれか１種の金属または少なくとも
１種を含む合金を蒸着することにより、下層側電極と上
層側電極との間に中間層電極を形成する工程を設けても
よい。
【０００９】
【作用】下層側電極は、Ｔｉ、Ｃｒ、Ｎｉ、Ｚｎ及びＡ
ｌからなる群より選ばれるいずれか１種の金属または前
記群から選ばれる少なくとも１種を含む合金を蒸着する
ことにより形成されるため、下層側電極とセラミック電
子部品素体との間には安定したオーミック接触が得られ
る。そして、上層側電極は、半田付け性に優れたＳｎま
たはＳｎ合金をメッキすることにより形成されるため、
例えば溶融半田に浸漬する半田ディップの方法により下
層側電極上に半田膜を形成する場合に生じるような半田
つのなどの突起や大きな凹凸が形成されることがなく、
表面が平坦でかつ緻密な上層側電極を確実に形成するこ
とが可能になる。したがって、半田付け性が向上して、
フロー半田などによる実装基板への容易かつ確実な実装
が可能になるとともに、テーピング梱包などを行う場合
などにおける取扱性も向上する。
ｌからなる群より選ばれるいずれか１種の金属または前
記群から選ばれる少なくとも１種を含む合金を蒸着する
ことにより形成されるため、下層側電極とセラミック電
子部品素体との間には安定したオーミック接触が得られ
る。そして、上層側電極は、半田付け性に優れたＳｎま
たはＳｎ合金をメッキすることにより形成されるため、
例えば溶融半田に浸漬する半田ディップの方法により下
層側電極上に半田膜を形成する場合に生じるような半田
つのなどの突起や大きな凹凸が形成されることがなく、
表面が平坦でかつ緻密な上層側電極を確実に形成するこ
とが可能になる。したがって、半田付け性が向上して、
フロー半田などによる実装基板への容易かつ確実な実装
が可能になるとともに、テーピング梱包などを行う場合
などにおける取扱性も向上する。
【００１０】また、下層側電極と上層側電極の間に形成
される中間層電極は、下層側電極と上層側電極との密着
性を向上させるとともに、半田くわれを抑制して半田付
けの信頼性を向上させる。
される中間層電極は、下層側電極と上層側電極との密着
性を向上させるとともに、半田くわれを抑制して半田付
けの信頼性を向上させる。
【００１１】
【実施例】以下、この発明の実施例を図に基づいて説明
する。図１及び図２は、それぞれこの発明の一実施例に
かかるチップ型セラミック電子部品を示す断面図及び斜
視図である。図１，図２に示すように、この実施例にか
かるチップ型セラミック電子部品（チップ型正特性サー
ミスタ）は、セラミック電子部品素体（正特性サーミス
タ素体）１の両端側に電極５を配設することにより形成
されている。
する。図１及び図２は、それぞれこの発明の一実施例に
かかるチップ型セラミック電子部品を示す断面図及び斜
視図である。図１，図２に示すように、この実施例にか
かるチップ型セラミック電子部品（チップ型正特性サー
ミスタ）は、セラミック電子部品素体（正特性サーミス
タ素体）１の両端側に電極５を配設することにより形成
されている。
【００１２】そして、このチップ型正特性サーミスタを
製造する場合、まず、所定の正特性を有する正特性サー
ミスタ素体１に、スパッタ蒸着法により、厚さ０．２μ
mのＴｉ薄膜を析出させて下層側電極２を形成する。次
に、この下層側電極２の表面に、スパッタ蒸着法により
厚さ１．０μmのＮｉ薄膜を析出させて中間層電極４を
形成する。そして、中間層電極４上に、部分メッキ用に
厚さ０．１μmのＡｇ層（図示せず）を形成した後、部
分メッキ法によりＳｎを析出させ、Ｓｎメッキ層からな
る上層側電極３を形成する。
製造する場合、まず、所定の正特性を有する正特性サー
ミスタ素体１に、スパッタ蒸着法により、厚さ０．２μ
mのＴｉ薄膜を析出させて下層側電極２を形成する。次
に、この下層側電極２の表面に、スパッタ蒸着法により
厚さ１．０μmのＮｉ薄膜を析出させて中間層電極４を
形成する。そして、中間層電極４上に、部分メッキ用に
厚さ０．１μmのＡｇ層（図示せず）を形成した後、部
分メッキ法によりＳｎを析出させ、Ｓｎメッキ層からな
る上層側電極３を形成する。
【００１３】なお、比較のために、正特性サーミスタ素
体にＮｉの無電解メッキを行って、Ｎｉメッキ層（下層
側電極）を形成した後、Ｎｉメッキ層の不要部分をエッ
チングなどの方法により除去し、次いで、残されたＮｉ
メッキ層（下層側電極）上にＡｇペーストを塗布し、こ
れを最高温度７００℃±１０℃で１０分間焼き付けて厚
さ２５μmの上層側電極（Ａｇ膜）を形成することによ
りチップ型正特性サーミスタ（比較例）を製造した。
体にＮｉの無電解メッキを行って、Ｎｉメッキ層（下層
側電極）を形成した後、Ｎｉメッキ層の不要部分をエッ
チングなどの方法により除去し、次いで、残されたＮｉ
メッキ層（下層側電極）上にＡｇペーストを塗布し、こ
れを最高温度７００℃±１０℃で１０分間焼き付けて厚
さ２５μmの上層側電極（Ａｇ膜）を形成することによ
りチップ型正特性サーミスタ（比較例）を製造した。
【００１４】そして、上記実施例及び比較例のチップ型
正特性サーミスタを、２７０℃±５℃に調整したＳｎ：
Ｐｂ＝６０：４０の噴流半田中に１０秒間浸漬すること
により半田耐熱性の評価を行った。なお、フラックスと
しては、０．２重量％のＣｌを含むロジン系フラックス
を使用した。
正特性サーミスタを、２７０℃±５℃に調整したＳｎ：
Ｐｂ＝６０：４０の噴流半田中に１０秒間浸漬すること
により半田耐熱性の評価を行った。なお、フラックスと
しては、０．２重量％のＣｌを含むロジン系フラックス
を使用した。
【００１５】上記の半田耐熱性テストの結果、実施例の
チップ型正特性サーミスタにおいては、電極（上層側電
極）の全面が半田で覆われており、半田くわれはまった
く認められなかった。
チップ型正特性サーミスタにおいては、電極（上層側電
極）の全面が半田で覆われており、半田くわれはまった
く認められなかった。
【００１６】一方、比較例のチップ型正特性サーミスタ
については、電極（上層側電極）の表面に半田が斑点状
に付着した状態となり、電極表面の大部分が半田くわれ
の状態を呈していた。
については、電極（上層側電極）の表面に半田が斑点状
に付着した状態となり、電極表面の大部分が半田くわれ
の状態を呈していた。
【００１７】なお、上記実施例の製造方法により製造さ
れたチップ型正特性サーミスタは、その電極５の表面
に、例えば半田ディップを行った場合に形成される半田
つのなどのような突起や大きな凹凸が形成されることが
なく、面実装機用にテーピング梱包する場合に突起など
がテープにひっかかり、所定の位置にテーピングできな
くなったりすることを確実に防止することができる。
れたチップ型正特性サーミスタは、その電極５の表面
に、例えば半田ディップを行った場合に形成される半田
つのなどのような突起や大きな凹凸が形成されることが
なく、面実装機用にテーピング梱包する場合に突起など
がテープにひっかかり、所定の位置にテーピングできな
くなったりすることを確実に防止することができる。
【００１８】また、面実装機によりテーピングされた製
品を取り出す場合に、製品がテープにひっかかって取り
出せなくなることを確実に防止することができるととも
に、電極表面に突起などがないため、実装基板への位置
決めが容易になり、実装精度を向上させることができ
る。なお、具体的には、半田ディップを行った製品の場
合、面実装機による取出しミスが製品１０００個につき
７個発生したのに対して、上記実施例にかかるチップ型
正特性サーミスタの場合、製品１０００個を一つの取出
しミスもなく取り出すことができた。
品を取り出す場合に、製品がテープにひっかかって取り
出せなくなることを確実に防止することができるととも
に、電極表面に突起などがないため、実装基板への位置
決めが容易になり、実装精度を向上させることができ
る。なお、具体的には、半田ディップを行った製品の場
合、面実装機による取出しミスが製品１０００個につき
７個発生したのに対して、上記実施例にかかるチップ型
正特性サーミスタの場合、製品１０００個を一つの取出
しミスもなく取り出すことができた。
【００１９】また、上記実施例においては、下層側電極
をスパッタ蒸着法により形成した場合について説明した
が、下層側電極はスパッタ蒸着法に限らず、真空蒸着、
電子ビーム蒸着などの他の蒸着法や、蒸着法に準ずるＣ
ＶＤ法や溶射法などの方法で形成することも可能であ
り、その場合にも上記実施例と同様の効果を得ることが
できる。
をスパッタ蒸着法により形成した場合について説明した
が、下層側電極はスパッタ蒸着法に限らず、真空蒸着、
電子ビーム蒸着などの他の蒸着法や、蒸着法に準ずるＣ
ＶＤ法や溶射法などの方法で形成することも可能であ
り、その場合にも上記実施例と同様の効果を得ることが
できる。
【００２０】また、上記実施例では、下層側電極を構成
する材料としてＴｉを用いた場合について説明したが、
この発明において、下層側電極を構成する材料はこれに
限られるものではなく、Ｔｉ、Ｃｒ、Ｎｉ、Ｚｎ及びＡ
ｌからなる群より選ばれるいずれか１種の金属または少
なくとも１種を含む合金を用いて下層側電極を形成する
ことができる。
する材料としてＴｉを用いた場合について説明したが、
この発明において、下層側電極を構成する材料はこれに
限られるものではなく、Ｔｉ、Ｃｒ、Ｎｉ、Ｚｎ及びＡ
ｌからなる群より選ばれるいずれか１種の金属または少
なくとも１種を含む合金を用いて下層側電極を形成する
ことができる。
【００２１】さらに、上記実施例においては、上層側電
極を構成する材料としてＳｎを用いた場合について説明
したが、Ｓｎ合金を用いて上層側電極を形成するように
してもよい。
極を構成する材料としてＳｎを用いた場合について説明
したが、Ｓｎ合金を用いて上層側電極を形成するように
してもよい。
【００２２】さらに、上記実施例では、下層側電極と上
層側電極の間に中間層電極を形成しているが、これは、
Ｔｉからなる下層側電極と、Ｓｎからなる上層側電極と
の密着性を向上させるとともに、半田くわれを抑制して
信頼性を向上させるためである。但し、必ずしも中間層
電極を形成しなくてもこの発明の所期の効果を得ること
ができる場合がある。
層側電極の間に中間層電極を形成しているが、これは、
Ｔｉからなる下層側電極と、Ｓｎからなる上層側電極と
の密着性を向上させるとともに、半田くわれを抑制して
信頼性を向上させるためである。但し、必ずしも中間層
電極を形成しなくてもこの発明の所期の効果を得ること
ができる場合がある。
【００２３】また、上記実施例では、中間層電極上に部
分メッキ用のＡｇ膜を形成しているが、このＡｇ膜を形
成しなくても下層側電極上に上層側電極をメッキするこ
とができる場合もある。
分メッキ用のＡｇ膜を形成しているが、このＡｇ膜を形
成しなくても下層側電極上に上層側電極をメッキするこ
とができる場合もある。
【００２４】また、上記実施例では、中間層電極として
Ｎｉを蒸着した場合について説明したが、中間層電極を
構成する材料としてはＮｉ及びＣｕのいずれか１種の金
属または少なくとも１種を含む合金を用いることが好ま
しく、また、その形成方法としては、上記下層側電極と
同様に蒸着法を用いることが好ましい。
Ｎｉを蒸着した場合について説明したが、中間層電極を
構成する材料としてはＮｉ及びＣｕのいずれか１種の金
属または少なくとも１種を含む合金を用いることが好ま
しく、また、その形成方法としては、上記下層側電極と
同様に蒸着法を用いることが好ましい。
【００２５】また、上記実施例においては、チップ型正
特性サーミスタの製造方法について説明したが、この発
明はチップ型正特性サーミスタに限られるものではな
く、チップ型負特性サーミスタなどの他のチップ型セラ
ミック電子部品の製造方法にも適用することが可能であ
る。
特性サーミスタの製造方法について説明したが、この発
明はチップ型正特性サーミスタに限られるものではな
く、チップ型負特性サーミスタなどの他のチップ型セラ
ミック電子部品の製造方法にも適用することが可能であ
る。
【００２６】
【発明の効果】上述のように、この発明のチップ型セラ
ミック電子部品の製造方法は、Ｔｉ、Ｃｒ、Ｎｉ、Ｚｎ
及びＡｌからなる群より選ばれるいずれか１種の金属ま
たは少なくとも１種を含む合金を蒸着することにより下
層側電極を形成するとともに、下層側電極の上にＳｎま
たはＳｎ合金のメッキを施すことにより上層側電極を形
成するようにしているので、上層側電極を容易に形成す
ることができるとともに、下層側電極が形成されたセラ
ミック電子部品素体を高温にさらすような工程（例え
ば、従来例の、Ａｇペーストの焼付工程など）がないの
で、下層側電極の半田付け性を特に低下させるようなこ
とがなく、半田付け性を大幅に改善して、半田付けの信
頼性を向上させることができる。
ミック電子部品の製造方法は、Ｔｉ、Ｃｒ、Ｎｉ、Ｚｎ
及びＡｌからなる群より選ばれるいずれか１種の金属ま
たは少なくとも１種を含む合金を蒸着することにより下
層側電極を形成するとともに、下層側電極の上にＳｎま
たはＳｎ合金のメッキを施すことにより上層側電極を形
成するようにしているので、上層側電極を容易に形成す
ることができるとともに、下層側電極が形成されたセラ
ミック電子部品素体を高温にさらすような工程（例え
ば、従来例の、Ａｇペーストの焼付工程など）がないの
で、下層側電極の半田付け性を特に低下させるようなこ
とがなく、半田付け性を大幅に改善して、半田付けの信
頼性を向上させることができる。
【００２７】また、半田耐熱性などの半田付け性が向上
するため、実装工程でフロー半田を適用することが可能
になるとともに、リフロー半田付けを行う場合にも半田
付け条件が緩和され、実装工程において容易かつ確実に
半田付けを行うことが可能になり、実装工程における制
約を排除して実装コストを低減するとともに、その用途
を拡大することができる。
するため、実装工程でフロー半田を適用することが可能
になるとともに、リフロー半田付けを行う場合にも半田
付け条件が緩和され、実装工程において容易かつ確実に
半田付けを行うことが可能になり、実装工程における制
約を排除して実装コストを低減するとともに、その用途
を拡大することができる。
【００２８】さらに、この発明のチップ型セラミック電
子部品の製造方法によれば、上層側電極に、例えば半田
ディップを行った場合に形成される半田つのなどのよう
な突起や大きな凹凸が形成されることがないので、面実
装機用にテーピング梱包する場合などにおける取扱性が
向上するとともに、実装基板への位置決めが容易にな
り、実装精度を向上させることができる。
子部品の製造方法によれば、上層側電極に、例えば半田
ディップを行った場合に形成される半田つのなどのよう
な突起や大きな凹凸が形成されることがないので、面実
装機用にテーピング梱包する場合などにおける取扱性が
向上するとともに、実装基板への位置決めが容易にな
り、実装精度を向上させることができる。
【００２９】また、下層側電極と上層側電極の間に中間
層電極を形成することにより、下層側電極と上層側電極
との密着性を向上させるとともに、半田くわれを抑制し
て半田付けの信頼性を向上させることができる。
層電極を形成することにより、下層側電極と上層側電極
との密着性を向上させるとともに、半田くわれを抑制し
て半田付けの信頼性を向上させることができる。
【図１】この発明の一実施例にかかるチップ型セラミッ
ク電子部品（チップ型正特性サーミスタ）を示す断面図
である。
ク電子部品（チップ型正特性サーミスタ）を示す断面図
である。
【図２】この発明の一実施例にかかるチップ型セラミッ
ク電子部品（チップ型正特性サーミスタ）を示す斜視図
である。
ク電子部品（チップ型正特性サーミスタ）を示す斜視図
である。
【図３】従来のチップ型セラミック電子部品を示す斜視
図である。
図である。
【図４】従来のチップ型セラミック電子部品の製造工程
を示す斜視図である。
を示す斜視図である。
【図５】従来のチップ型セラミック電子部品の製造工程
を示す斜視図である。
を示す斜視図である。
１ セラミック電子部品素体（正特性サーミ
スタ素体） ２ 下層側電極 ３ 上層側電極 ４ 中間層電極 ５ 電極
スタ素体） ２ 下層側電極 ３ 上層側電極 ４ 中間層電極 ５ 電極
Claims (2)
- 【請求項１】 オーミック性を有する下層側電極と、半
田付け性を有する上層側電極とを備えてなる電極をセラ
ミック電子部品素体上に配設してなるチップ型セラミッ
ク電子部品の製造方法において、Ｔｉ、Ｃｒ、Ｎｉ、Ｚ
ｎ及びＡｌからなる群より選ばれるいずれか１種の金属
または前記群から選ばれる少なくとも１種を含む合金を
蒸着することにより下層側電極を形成する工程と、前記
下層側電極にＳｎまたはＳｎ合金のメッキを施すことに
より上層側電極を形成する工程とを具備することを特徴
とするチップ型セラミック電子部品の製造方法。 - 【請求項２】 前記下層側電極を形成した後、その上に
ＮｉとＣｕのいずれか１種の金属または少なくとも１種
を含む合金を蒸着することにより、前記下層側電極と前
記上層側電極との間に中間層電極を形成する工程を具備
することを特徴とする請求項１記載のチップ型セラミッ
ク電子部品の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3356026A JP3019567B2 (ja) | 1991-12-22 | 1991-12-22 | チップ型セラミック電子部品の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3356026A JP3019567B2 (ja) | 1991-12-22 | 1991-12-22 | チップ型セラミック電子部品の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05175012A true JPH05175012A (ja) | 1993-07-13 |
| JP3019567B2 JP3019567B2 (ja) | 2000-03-13 |
Family
ID=18446953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3356026A Expired - Lifetime JP3019567B2 (ja) | 1991-12-22 | 1991-12-22 | チップ型セラミック電子部品の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3019567B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112992444A (zh) * | 2019-12-12 | 2021-06-18 | 三星电机株式会社 | 电阻器组件 |
-
1991
- 1991-12-22 JP JP3356026A patent/JP3019567B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112992444A (zh) * | 2019-12-12 | 2021-06-18 | 三星电机株式会社 | 电阻器组件 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3019567B2 (ja) | 2000-03-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5294910A (en) | Platinum temperature sensor | |
| JP2011109065A (ja) | 電子部品及び電子部品の製造方法 | |
| JP3031025B2 (ja) | チップ型セラミック電子部品の製造方法 | |
| JP3019567B2 (ja) | チップ型セラミック電子部品の製造方法 | |
| JP3031024B2 (ja) | チップ型セラミック電子部品の製造方法 | |
| JP3169181B2 (ja) | チップ型正特性サーミスタ | |
| US20040046636A1 (en) | Method of producing ceramic thermistor chips | |
| JP2976048B2 (ja) | チップ型セラミック電子部品の製造方法 | |
| JPS5850421B2 (ja) | 薄膜回路 | |
| JP3031026B2 (ja) | チップ型セラミック電子部品の製造方法 | |
| JPH04302116A (ja) | 基台付きチップ型電子部品 | |
| JP3018507B2 (ja) | チップ型電子部品 | |
| JPH08330105A (ja) | 電子部品 | |
| JP2003147573A (ja) | 電子部品の製造方法、及び電子部品 | |
| JPH08111349A (ja) | チップ部品 | |
| JPH07335487A (ja) | 電子部品及びその製造方法 | |
| JP3792642B2 (ja) | 配線基板およびその製造方法 | |
| JP2002203703A (ja) | チップ型正特性サーミスタ | |
| JPH0783172B2 (ja) | 配線基板 | |
| JPH08236387A (ja) | 面実装電子部品とその製造方法 | |
| JP2926971B2 (ja) | チップ型半導体部品 | |
| JPS61234519A (ja) | 電子部品 | |
| KR860000476B1 (ko) | 전자 부품용 리드선 제조 방법 | |
| JPH09129417A (ja) | バリスタの外部電極形成方法 | |
| JPH04277607A (ja) | 電子部品 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991207 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090107 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090107 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100107 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110107 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110107 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120107 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term |