JPH05167034A - キャパシタとその製造方法 - Google Patents
キャパシタとその製造方法Info
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- JPH05167034A JPH05167034A JP3335369A JP33536991A JPH05167034A JP H05167034 A JPH05167034 A JP H05167034A JP 3335369 A JP3335369 A JP 3335369A JP 33536991 A JP33536991 A JP 33536991A JP H05167034 A JPH05167034 A JP H05167034A
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Abstract
(57)【要約】 （修正有）
【目的】 セル蓄積キャパシタの製造方法に関し，効果
的な表面積を持った蓄積電極構造を形成する方法を得る
ことを目的とする 【構成】 半導体基板１上において，上面，或いは，側
壁の少なくとも一方が櫛歯型の複数の凹凸形状を有する
蓄積電極２と，蓄積電極の上面，及び，側面を覆って形
成さた誘電体膜３と，誘電体膜３を介して，蓄積電極３
と対抗して形成された対向電極４とから形成されている
ように構成する。
的な表面積を持った蓄積電極構造を形成する方法を得る
ことを目的とする 【構成】 半導体基板１上において，上面，或いは，側
壁の少なくとも一方が櫛歯型の複数の凹凸形状を有する
蓄積電極２と，蓄積電極の上面，及び，側面を覆って形
成さた誘電体膜３と，誘電体膜３を介して，蓄積電極３
と対抗して形成された対向電極４とから形成されている
ように構成する。
Description
【０００１】
【産業上の利用分野】本発明は，セル蓄積キャパシタの
電極構造およびその製造方法に関する。半導体集積回路
の記憶容量の大規模化に伴い，容量の大きなセル蓄積キ
ャパシタが必要とされている。
電極構造およびその製造方法に関する。半導体集積回路
の記憶容量の大規模化に伴い，容量の大きなセル蓄積キ
ャパシタが必要とされている。
【０００２】ＤＲＡＭは転送トランジスタと蓄積キャパ
シタとで構成され，その容量値はソフトエラー耐性で下
限値が決まる。この下限値は２５ｆＦ程度であり，５０
Åの厚さの誘電体膜を用いても，目標のセル面積より大
きなキャパシタ面積が必要となり，また，キャパシタを
構成する膜をできるだけ薄膜化し，かつ，耐圧を大きく
することが要求される。
シタとで構成され，その容量値はソフトエラー耐性で下
限値が決まる。この下限値は２５ｆＦ程度であり，５０
Åの厚さの誘電体膜を用いても，目標のセル面積より大
きなキャパシタ面積が必要となり，また，キャパシタを
構成する膜をできるだけ薄膜化し，かつ，耐圧を大きく
することが要求される。
【０００３】
【従来の技術】図６は従来例の説明図である。図におい
て，28はシリコン(Si)基板, 29はポリSiゲート電極, 30
は層間SiO2膜, 31はポリSi蓄積電極, 32は Si3N4膜, 33
はポリSi対向電極である。
て，28はシリコン(Si)基板, 29はポリSiゲート電極, 30
は層間SiO2膜, 31はポリSi蓄積電極, 32は Si3N4膜, 33
はポリSi対向電極である。
【０００４】セル蓄積キャパシタは，図６（ａ）に示す
ように，通常，ポリSi等の蓄積電極31が Si3N4膜32等の
絶縁体膜を介してポリSi等の対向電極33と対向する構造
となっており，キャパシタの容量を大きくするために
は，キャパシタ蓄積電極31の表面積をなるべく大きくす
る方向と，容量膜となる Si3N4膜32の厚さを薄くする方
向とがある。
ように，通常，ポリSi等の蓄積電極31が Si3N4膜32等の
絶縁体膜を介してポリSi等の対向電極33と対向する構造
となっており，キャパシタの容量を大きくするために
は，キャパシタ蓄積電極31の表面積をなるべく大きくす
る方向と，容量膜となる Si3N4膜32の厚さを薄くする方
向とがある。
【０００５】蓄積電極の面積を大きくするには，電極の
パターンサイズをなるべく大きくとるか，電極の膜厚を
厚くし，高さ方向に面積を広げるかの方法が採られてき
た。しかし，電極パターン面積を大きくすることは微細
化に反し，高さ方向に広げるのも，段差が厳しくなり微
細化の妨げとなる。
パターンサイズをなるべく大きくとるか，電極の膜厚を
厚くし，高さ方向に面積を広げるかの方法が採られてき
た。しかし，電極パターン面積を大きくすることは微細
化に反し，高さ方向に広げるのも，段差が厳しくなり微
細化の妨げとなる。
【０００６】即ち，従来のキャパシタ電極は三次元化を
顕著にするため, 図６（ａ）に示すように，蓄積電極31
を厚いポリSi膜で形成し，その側面積を利用するのが効
果的であったが，ポリSi膜の段差が厳しくそれ以降の工
程でのパターン形成が困難であった。
顕著にするため, 図６（ａ）に示すように，蓄積電極31
を厚いポリSi膜で形成し，その側面積を利用するのが効
果的であったが，ポリSi膜の段差が厳しくそれ以降の工
程でのパターン形成が困難であった。
【０００７】また, 最近では, 図６（ｂ）に示すよう
に，横型フィンを形成して容量を大きくとっている構造
のものもあるが, 図６（ｃ）に示すように，フィンを長
くするとポリSi膜のストレス等でフィンが折れまがった
り, フィン間隔が狭いとポリSi膜の間のエッチングが不
充分となる問題も生じている。
に，横型フィンを形成して容量を大きくとっている構造
のものもあるが, 図６（ｃ）に示すように，フィンを長
くするとポリSi膜のストレス等でフィンが折れまがった
り, フィン間隔が狭いとポリSi膜の間のエッチングが不
充分となる問題も生じている。
【０００８】
【発明が解決しようとする課題】従って効果的な表面積
を持った，容量・耐圧ともに良好なセルキャパシタを形
成することができず，半導体集積回路の高集積化，高速
化の妨げとなっていた。
を持った，容量・耐圧ともに良好なセルキャパシタを形
成することができず，半導体集積回路の高集積化，高速
化の妨げとなっていた。
【０００９】本発明は，以上の問題点を解決するための
キャパシタの蓄積電極の構造，およびその製造方法を得
ることを目的として提供される。
キャパシタの蓄積電極の構造，およびその製造方法を得
ることを目的として提供される。
【００１０】
【課題を解決するための手段】図１〜図４は本発明の原
理説明図であり，模式断面図で示してある。図おいて，
１は半導体基板，２は蓄積電極，３は誘電体膜，４は対
向電極，５はゲート電極，６は絶縁膜，７はポリSi膜，
８はレジスト膜，９は保護膜，10は凹部, 11は開口部で
ある。
理説明図であり，模式断面図で示してある。図おいて，
１は半導体基板，２は蓄積電極，３は誘電体膜，４は対
向電極，５はゲート電極，６は絶縁膜，７はポリSi膜，
８はレジスト膜，９は保護膜，10は凹部, 11は開口部で
ある。
【００１１】上記の問題点を解決するためには, 上面，
或いは，側壁の少なくとも一方が櫛歯型の複数の凹凸形
状を有する蓄積電極からなるキャパシタを形成すれば良
い。即ち，本発明の目的は，図１，図２に示すように，
半導体基板１上において，上面，或いは，側壁が櫛歯型
の複数の凹凸形状を有する蓄積電極２と，該蓄積電極の
上面，及び側面を覆って形成さた誘電体膜３と，該誘電
体膜３を介して，該蓄積電極３と対抗して形成された対
向電極４とから形成されていることにより，また，製造
方法としては，図３（ａ）に示すように，半導体基板１
上に第１のポリSi膜７を被覆する工程と，レジスト膜８
をマスクとして, 該ポリSi膜７の深さ方向に途中迄異方
性エッチングを行い, エッチングされた該ポリSi膜７の
側壁に保護膜９を形成する工程と,図３（ｂ）に示すよ
うに，レジスト膜８及び保護膜９をマスクとして, 該ポ
リSi膜７の深さ方向に途中まで等方性エッチングを行
い, 該ポリSi膜７の側壁に凹部10を形成する工程と,図
３（ｃ）〜（ｄ）に示すように，レジスト膜８，及び保
護膜９をマスクとして, 該半導体基板１が露出するま
で, 前記の該ポリSi膜７に対する深さ方向の異方性エッ
チングと等方性エッチングを複数回繰り返して, 図１
（ａ）に示すように，該ポリSi膜７の側壁に櫛歯型の凹
凸形状を有するキャパシタの蓄積電極(2)を形成する工
程と, 該蓄積電極２上のレジスト膜８及び, 保護膜９を
除去する工程と,しかる後, 図１（ｂ）に示すように，
該蓄積電極２の表面を覆って, 誘電体膜３を形成する工
程と, 該誘電体膜３を介して, 対向電極４を形成する工
程とを含むことにより，或いは，図４（ａ）に示すよう
に，半導体基板１上に被覆した絶縁膜６のキャパシタ形
成領域に開口部11を設け, 該半導体基板１上の全面にポ
リSi膜７を該開口部11を埋めて被覆する工程と，図４
（ｂ）に示すように，該ポリSi膜７をレジスト膜８をマ
スクとしてキャパシタ形成領域にパターニングし, 異方
性ドライエッチングにより, 該ポリSi膜７のキャパシタ
形成領域以外を除去し, 且つ, 該開口部12内の該ポリSi
膜７が該半導体基板１上に残る厚さまでエッチングし
て, 該開口部11内の該ポリSi膜７上面に櫛歯型の凹凸を
有するキャパシタの蓄積電極２を形成する工程とを含む
ことにより達成される。
或いは，側壁の少なくとも一方が櫛歯型の複数の凹凸形
状を有する蓄積電極からなるキャパシタを形成すれば良
い。即ち，本発明の目的は，図１，図２に示すように，
半導体基板１上において，上面，或いは，側壁が櫛歯型
の複数の凹凸形状を有する蓄積電極２と，該蓄積電極の
上面，及び側面を覆って形成さた誘電体膜３と，該誘電
体膜３を介して，該蓄積電極３と対抗して形成された対
向電極４とから形成されていることにより，また，製造
方法としては，図３（ａ）に示すように，半導体基板１
上に第１のポリSi膜７を被覆する工程と，レジスト膜８
をマスクとして, 該ポリSi膜７の深さ方向に途中迄異方
性エッチングを行い, エッチングされた該ポリSi膜７の
側壁に保護膜９を形成する工程と,図３（ｂ）に示すよ
うに，レジスト膜８及び保護膜９をマスクとして, 該ポ
リSi膜７の深さ方向に途中まで等方性エッチングを行
い, 該ポリSi膜７の側壁に凹部10を形成する工程と,図
３（ｃ）〜（ｄ）に示すように，レジスト膜８，及び保
護膜９をマスクとして, 該半導体基板１が露出するま
で, 前記の該ポリSi膜７に対する深さ方向の異方性エッ
チングと等方性エッチングを複数回繰り返して, 図１
（ａ）に示すように，該ポリSi膜７の側壁に櫛歯型の凹
凸形状を有するキャパシタの蓄積電極(2)を形成する工
程と, 該蓄積電極２上のレジスト膜８及び, 保護膜９を
除去する工程と,しかる後, 図１（ｂ）に示すように，
該蓄積電極２の表面を覆って, 誘電体膜３を形成する工
程と, 該誘電体膜３を介して, 対向電極４を形成する工
程とを含むことにより，或いは，図４（ａ）に示すよう
に，半導体基板１上に被覆した絶縁膜６のキャパシタ形
成領域に開口部11を設け, 該半導体基板１上の全面にポ
リSi膜７を該開口部11を埋めて被覆する工程と，図４
（ｂ）に示すように，該ポリSi膜７をレジスト膜８をマ
スクとしてキャパシタ形成領域にパターニングし, 異方
性ドライエッチングにより, 該ポリSi膜７のキャパシタ
形成領域以外を除去し, 且つ, 該開口部12内の該ポリSi
膜７が該半導体基板１上に残る厚さまでエッチングし
て, 該開口部11内の該ポリSi膜７上面に櫛歯型の凹凸を
有するキャパシタの蓄積電極２を形成する工程とを含む
ことにより達成される。
【００１２】
【作用】本発明では，蓄積電極の上面，或いは側面に櫛
形の凹凸が作られ，蓄積電極の表面積が増加する構造に
なっているため，有効に電極面積として使用でき，蓄積
キャパシタの容量が大幅に増大する。
形の凹凸が作られ，蓄積電極の表面積が増加する構造に
なっているため，有効に電極面積として使用でき，蓄積
キャパシタの容量が大幅に増大する。
【００１３】更に，その製造方法も，従来のフィン型キ
ヤパシタと比較して容易に行うことができる。
ヤパシタと比較して容易に行うことができる。
【００１４】
【実施例】図１〜４は本発明の原理説明図兼第１，第２
の実施例の工程順模式断面図，図５は第１の実施例に用
いた装置概要図である。
の実施例の工程順模式断面図，図５は第１の実施例に用
いた装置概要図である。
【００１５】図において, １は半導体基板，２は蓄積電
極，３は誘電体膜，４は対向電極，５はゲート電極，６
は絶縁膜，７はポリSi膜，８はレジスト膜，９は保護
膜，10は凹部, 11は開口部，12は反応性イオンエッチン
グ(RIE) チャンバ, 13はＲＦ電源，14は基板ステージ,
15はメカロック, 16は電極, 17はガス導入口, 18は排気
口, 19はロードロック, 20はマイクロ波プラズマエッチ
ングチャンバ, 21はマグネトロン, 22は導波管, 23はア
ルミナ窓, 24はパンチングプレート, 25は基板ステー
ジ, 26はガス導入口, 27は排気口である。
極，３は誘電体膜，４は対向電極，５はゲート電極，６
は絶縁膜，７はポリSi膜，８はレジスト膜，９は保護
膜，10は凹部, 11は開口部，12は反応性イオンエッチン
グ(RIE) チャンバ, 13はＲＦ電源，14は基板ステージ,
15はメカロック, 16は電極, 17はガス導入口, 18は排気
口, 19はロードロック, 20はマイクロ波プラズマエッチ
ングチャンバ, 21はマグネトロン, 22は導波管, 23はア
ルミナ窓, 24はパンチングプレート, 25は基板ステー
ジ, 26はガス導入口, 27は排気口である。
【００１６】本発明の第１の実施例について，図１，図
３, 図５により工程順に説明する。図１（ａ）に示すよ
うに，半導体基板１としてシリコン(Si)ウエハを用い,
ポリSi膜のゲート電極５を形成し，基板全面に層間絶縁
膜６としてSiO2膜を被覆し，キャパシタ形成領域に開口
部を形成したシリコンウエハからなる半導体基板１に蓄
積電極２形成用のポリSi膜をＣＶＤ法により 3,000Åの
厚さに堆積する。
３, 図５により工程順に説明する。図１（ａ）に示すよ
うに，半導体基板１としてシリコン(Si)ウエハを用い,
ポリSi膜のゲート電極５を形成し，基板全面に層間絶縁
膜６としてSiO2膜を被覆し，キャパシタ形成領域に開口
部を形成したシリコンウエハからなる半導体基板１に蓄
積電極２形成用のポリSi膜をＣＶＤ法により 3,000Åの
厚さに堆積する。
【００１７】ポリSi膜をエッチングして側壁に凹凸を形
成する工程については, 図３によりポリSi膜・の部分に
限定して工程順に説明する。図３（ａ）に示すように，
ポリSi膜７のキャパシタ形成領域にレジスト膜８をパタ
ーニングする。
成する工程については, 図３によりポリSi膜・の部分に
限定して工程順に説明する。図３（ａ）に示すように，
ポリSi膜７のキャパシタ形成領域にレジスト膜８をパタ
ーニングする。
【００１８】そして，図５の左側のＲＩＥチャンバ12の
基板ステージ14上に半導体基板１をメカロック15を用い
て, セットする。半導体基板１は背面からヘリウム(He)
ガスを６Torrのバックプレッシャーで15℃に冷却する。
基板ステージ14上に半導体基板１をメカロック15を用い
て, セットする。半導体基板１は背面からヘリウム(He)
ガスを６Torrのバックプレッシャーで15℃に冷却する。
【００１９】ガス導入口17より臭化水素(HBr) を 100sc
cmの流量でチャンバ12内に導入し,チャンバ内ガス圧力
を0.1Torr, 13.56MHzのＲＦ電源より出力 300Ｗで，半
導体基板１上のポリSi膜７をレジスト膜８をマスクとし
て，ポリSi膜７を450 Å程の厚さを異方性エッチングす
る。
cmの流量でチャンバ12内に導入し,チャンバ内ガス圧力
を0.1Torr, 13.56MHzのＲＦ電源より出力 300Ｗで，半
導体基板１上のポリSi膜７をレジスト膜８をマスクとし
て，ポリSi膜７を450 Å程の厚さを異方性エッチングす
る。
【００２０】その時, ポリSi膜７は垂直にエッチングさ
れるが，同時に反応ガスやポリSiと反応したカーボンや
Siを主体とした保護膜が，レジスト膜８の表面やポリSi
膜７の側壁に薄く堆積する。
れるが，同時に反応ガスやポリSiと反応したカーボンや
Siを主体とした保護膜が，レジスト膜８の表面やポリSi
膜７の側壁に薄く堆積する。
【００２１】次に，半導体基板１を図５の右側のマイク
ロ波プラズマエッチングチャンバ20内にロードロック19
を経由して搬送し, 基板ステージ25上にセットする。ガ
ス導入口26より三弗化窒素(NF3)を 100sccmの流量でチ
ャンバ20内に導入し, チャンバ内ガス圧力を0.7Torr,
2.54GHzのマイクロ( μ) 波電源より出力１ＫＷで，ガ
スをプラズマ開口して，パンチングプレート24よりＦラ
ジカルだけをポリSi膜７にアタックして，図３（ｂ）に
示すように，半導体基板１上のポリSi膜７をレジスト膜
８と保護膜９をマスクとして，ポリSi膜７を450 Å程の
厚さに等方性エッチングする。
ロ波プラズマエッチングチャンバ20内にロードロック19
を経由して搬送し, 基板ステージ25上にセットする。ガ
ス導入口26より三弗化窒素(NF3)を 100sccmの流量でチ
ャンバ20内に導入し, チャンバ内ガス圧力を0.7Torr,
2.54GHzのマイクロ( μ) 波電源より出力１ＫＷで，ガ
スをプラズマ開口して，パンチングプレート24よりＦラ
ジカルだけをポリSi膜７にアタックして，図３（ｂ）に
示すように，半導体基板１上のポリSi膜７をレジスト膜
８と保護膜９をマスクとして，ポリSi膜７を450 Å程の
厚さに等方性エッチングする。
【００２２】すると，先の異方性エッチングで形成した
ポリSi膜の側壁の下側に凹部10が形成される。再び, 半
導体基板１をロードロック19を経由して, チャンバ12に
戻し,基板ステージ14上に半導体基板１をメカロック15
を用いて, セットする。
ポリSi膜の側壁の下側に凹部10が形成される。再び, 半
導体基板１をロードロック19を経由して, チャンバ12に
戻し,基板ステージ14上に半導体基板１をメカロック15
を用いて, セットする。
【００２３】そして, 図３（ｃ）に示すように，レジス
ト膜８をマスクとして上記と同様にポリSi膜７を450 Å
の厚さ分異方性エッチングを行う。そして, 更に, 半導
体基板をプラズマエッチャーに移して上記と同様に等方
性エッチングを行う。
ト膜８をマスクとして上記と同様にポリSi膜７を450 Å
の厚さ分異方性エッチングを行う。そして, 更に, 半導
体基板をプラズマエッチャーに移して上記と同様に等方
性エッチングを行う。
【００２４】上記の異方性エッチングを4 回, 等方性エ
ッチングを3 回繰り返して, 絶縁膜が露出するまでエッ
チングしてポリSi膜のエッジが絶縁膜6 まで達する。こ
の後，半導体基板をエッチング装置からと取り出し，薄
く形成された保護膜やレジスト膜８を硫酸と過酸化水素
の混合溶液で煮沸して除去する。
ッチングを3 回繰り返して, 絶縁膜が露出するまでエッ
チングしてポリSi膜のエッジが絶縁膜6 まで達する。こ
の後，半導体基板をエッチング装置からと取り出し，薄
く形成された保護膜やレジスト膜８を硫酸と過酸化水素
の混合溶液で煮沸して除去する。
【００２５】すると，図１（ａ）に示すように，側壁に
櫛歯状の凹凸を有する蓄積電極２が形成される。図１
（ｂ）に示すように，この後，通常の工程により，誘電
体膜３として窒化シリコン（Si3N4)膜を70Å程度の厚さ
に被覆し，続いて，対向電極４となるポリSi膜をＣＶＤ
法で， 1,000Åの厚さに堆積してキャパシタを完成す
る。
櫛歯状の凹凸を有する蓄積電極２が形成される。図１
（ｂ）に示すように，この後，通常の工程により，誘電
体膜３として窒化シリコン（Si3N4)膜を70Å程度の厚さ
に被覆し，続いて，対向電極４となるポリSi膜をＣＶＤ
法で， 1,000Åの厚さに堆積してキャパシタを完成す
る。
【００２６】次に，本発明の第２の実施例について，図
２，図４により工程順に説明する。図２（ａ）図４
（ａ）に示すように，半導体基板１としてシリコン(Si)
ウエハを用い, ポリSi膜のゲート電極５を形成し，基板
全面に層間の絶縁膜６として，SiO2膜を被覆し，図４
（ａ）に示すように，キャパシタ形成領域に０.5μｍ幅
の開口部11を形成したシリコンウエハからなる半導体基
板１に蓄積電極２形成用のポリSi膜をＣＶＤ法により開
口部11を埋め込んで, 3,000Åの厚さに堆積する。この
際, 開口部11内は約 4,600Åの厚さになる。
２，図４により工程順に説明する。図２（ａ）図４
（ａ）に示すように，半導体基板１としてシリコン(Si)
ウエハを用い, ポリSi膜のゲート電極５を形成し，基板
全面に層間の絶縁膜６として，SiO2膜を被覆し，図４
（ａ）に示すように，キャパシタ形成領域に０.5μｍ幅
の開口部11を形成したシリコンウエハからなる半導体基
板１に蓄積電極２形成用のポリSi膜をＣＶＤ法により開
口部11を埋め込んで, 3,000Åの厚さに堆積する。この
際, 開口部11内は約 4,600Åの厚さになる。
【００２７】図４（ｂ）に示すように，ポリSi膜７のキ
ャパシタ形成領域にレジスト膜８を0.15μｍのストライ
プパターンに形成する。そして，図５の左側のＲＩＥ装
置を用いて, チャンバ12の基板ステージ14上に半導体基
板１をメカロック15を用いて, セットする。
ャパシタ形成領域にレジスト膜８を0.15μｍのストライ
プパターンに形成する。そして，図５の左側のＲＩＥ装
置を用いて, チャンバ12の基板ステージ14上に半導体基
板１をメカロック15を用いて, セットする。
【００２８】半導体基板１は背面からヘリウム(He)ガス
を６Torrのバックプレッシャーで15℃に冷却する。ガス
導入口17より臭化水素(HBr) を 100sccmの流量でチャン
バ12内に導入し,チャンバ内ガス圧力を0.1Torr, 13.56M
HzのＲＦ電源より出力 300Ｗで，半導体基板１上のポリ
Si膜７をレジスト膜８をマスクとして，ポリSi膜７を40
00Å程の厚さを異方性エッチングする。
を６Torrのバックプレッシャーで15℃に冷却する。ガス
導入口17より臭化水素(HBr) を 100sccmの流量でチャン
バ12内に導入し,チャンバ内ガス圧力を0.1Torr, 13.56M
HzのＲＦ電源より出力 300Ｗで，半導体基板１上のポリ
Si膜７をレジスト膜８をマスクとして，ポリSi膜７を40
00Å程の厚さを異方性エッチングする。
【００２９】その時, エッチングレート 3,000Å／ｍｉ
ｎでポリSi膜７は垂直にエッチングされて，図４（ｃ）
に示すように，0.5μｍ幅の櫛歯状の凹凸のパターンが
形成される。
ｎでポリSi膜７は垂直にエッチングされて，図４（ｃ）
に示すように，0.5μｍ幅の櫛歯状の凹凸のパターンが
形成される。
【００３０】この後，レジスト膜をアッシングで除去す
ると，図２（ａ）に示すような蓄積電極となる。図２
（ｂ）に示すように，この後通常の工程により，誘電体
膜３として Si3N4膜を70Å程度の厚さに被覆し，続い
て，対向電極４となるポリSi膜をＣＶＤ法により 1,000
Åの厚さに堆積してキャパシタを完成する。
ると，図２（ａ）に示すような蓄積電極となる。図２
（ｂ）に示すように，この後通常の工程により，誘電体
膜３として Si3N4膜を70Å程度の厚さに被覆し，続い
て，対向電極４となるポリSi膜をＣＶＤ法により 1,000
Åの厚さに堆積してキャパシタを完成する。
【００３１】
【発明の効果】以上説明したように, 本発明によれば,
セル蓄積キャパシタの蓄積電極を大面積になるように，
櫛歯状の凹凸を電極の上面，或いは，側壁の少なくとも
一方に容易に形成でき，半導体集積回路の高集積化，高
速化に大きく貢献する。
セル蓄積キャパシタの蓄積電極を大面積になるように，
櫛歯状の凹凸を電極の上面，或いは，側壁の少なくとも
一方に容易に形成でき，半導体集積回路の高集積化，高
速化に大きく貢献する。
【図１】 本発明の原理説明図（その１）
【図２】 本発明の原理説明図（その２）
【図３】 本発明の原理説明図（その３）
【図４】 本発明の原理説明図（その４）
【図５】 本発明の実施例に用いた装置概要図
【図６】 従来例の説明図
１ 半導体基板 ２ 蓄積電極 ３ 誘電体膜 ４ 対向電極 ５ ゲート電極 ６ 絶縁膜 ７ ポリSi膜 ８ レジスト膜 ９ 保護膜 10 凹部 11 開口部 12 ＲＩＥチャンバ 13 ＲＦ電源 14 基板ステージ 15 メカロック 16 電極 17 ガス導入口 18 排気口 19 ロードロック 20 マイクロ波プラズマエッチングチャンバ 21 マグネトロン 22 導波管 23 アルミナ窓 24 パンチングプレート 25 基板ステージ 26 ガス導入口 27 排気口
Claims (3)
- 【請求項１】 半導体基板(1) 上において，上面，或い
は，側壁の少なくとも一方が櫛歯型の複数の凹凸形状を
有する蓄積電極(2) と，該蓄積電極の上面，及び，側面
を覆って形成さた誘電体膜(3) と，該誘電体膜(3) を介
して，該蓄積電極(3) と対抗して形成された対向電極
(4) とから形成されていることを特徴とするキャパシ
タ。 - 【請求項２】 半導体基板(1) 上のキャパシタの形成に
おいて, 該半導体基板(1) 上に第１の多結晶シリコン膜(7) を被
覆する工程と， レジスト膜(8) をマスクとして, 該多結晶シリコン膜
(7) の深さ方向に途中迄異方性エッチングを行い, エッ
チングされた該多結晶シリコン膜(7) のエッチングで形
成された側壁に保護膜(9) を形成する工程と, レジスト膜(8) 及び保護膜(9) をマスクとして, 該多結
晶シリコン膜(7) の深さ方向に途中まで等方性エッチン
グを行い, 該多結晶シリコン膜(7) の側壁に凹部(10)を
形成する工程と, レジスト膜(8) 及び保護膜(9) をマスクとして, 該半導
体基板(1) が露出するまで, 前記の該多結晶シリコン膜
(7) に対する深さ方向の異方性エッチングと等方性エッ
チングを複数回繰り返して, 該多結晶シリコン膜(7) の
側壁に櫛歯型の凹凸形状を有するキャパシタの蓄積電極
(2) を形成する工程と, 該蓄積電極(2) 上のレジスト膜(8),及び, 保護膜(9) を
除去する工程と, 該蓄積電極(2) の表面を覆って, 誘電体膜(3) を形成す
る工程と, 該誘電体膜(3) を介して, 対向電極を形成する工程とを
含むことを特徴とするキャパシタの製造方法。 - 【請求項３】 半導体基板(1) 上のキャパシタの製造方
法において, 該半導体基板(1) 上に被覆した絶縁膜(11)のキャパシタ
形成領域に開口部(12)を設け, 該半導体基板(1) 上の全
面に多結晶シリコン膜(4) を該開口部(12)を埋めて被覆
する工程と， 該多結晶シリコン膜(7) をレジスト膜(8) をマスクとし
てキャパシタ形成領域にパターニングし, 異方性ドライ
エッチングにより, 該多結晶シリコン膜(7) のキャパシ
タ形成領域以外を除去し, 且つ, 該開口部(12)内の該多
結晶シリコン膜(7) が該半導体基板(1) 上に残る厚さま
でエッチングして, 該開口部(12)内の該多結晶シリコン
膜(7) 上面に櫛歯型の凹凸を有するキャパシタの蓄積電
極(2) を形成する工程と, 該蓄積電極(2) 上のレジスト膜(8) を除去する工程と, 該蓄積電極(2) の表面を覆って, 誘電体膜(3) を形成す
る工程と, 該誘電体膜(3) を介して, 対向電極(4) を形成する工程
とを含むことを特徴とするキャパシタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3335369A JPH05167034A (ja) | 1991-12-19 | 1991-12-19 | キャパシタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3335369A JPH05167034A (ja) | 1991-12-19 | 1991-12-19 | キャパシタとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05167034A true JPH05167034A (ja) | 1993-07-02 |
Family
ID=18287765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3335369A Withdrawn JPH05167034A (ja) | 1991-12-19 | 1991-12-19 | キャパシタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05167034A (ja) |
-
1991
- 1991-12-19 JP JP3335369A patent/JPH05167034A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |