JPH05136083A - 半導体素子およびその製造方法 - Google Patents
半導体素子およびその製造方法Info
- Publication number
- JPH05136083A JPH05136083A JP32145091A JP32145091A JPH05136083A JP H05136083 A JPH05136083 A JP H05136083A JP 32145091 A JP32145091 A JP 32145091A JP 32145091 A JP32145091 A JP 32145091A JP H05136083 A JPH05136083 A JP H05136083A
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- Japan
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- film
- insulating film
- deposited
- tin
- semiconductor element
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- Pending
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 界面反応や絶縁膜表面の荒れを防止する半導
体素子及びその製造方法を提供すること。 【構成】 不純物を含有する第１の絶縁膜（１−５）上
にＴｉ膜（１−７）を堆積し、このＴｉ膜を用いてＴｉ
Ｎ膜（１−８）を形成する半導体素子は、第１の絶縁膜
上に不純物を含有しない第２の絶縁膜（１−６）が堆積
され、第２の絶縁膜上にＴｉ膜を堆積してからＴｉ膜を
ＲＴＮによってＴｉＮに窒化する。
体素子及びその製造方法を提供すること。 【構成】 不純物を含有する第１の絶縁膜（１−５）上
にＴｉ膜（１−７）を堆積し、このＴｉ膜を用いてＴｉ
Ｎ膜（１−８）を形成する半導体素子は、第１の絶縁膜
上に不純物を含有しない第２の絶縁膜（１−６）が堆積
され、第２の絶縁膜上にＴｉ膜を堆積してからＴｉ膜を
ＲＴＮによってＴｉＮに窒化する。
Description
【０００１】
【産業上の利用分野】本発明は半導体プロセス技術、特
にＤＲＡＭのコンタクトなどに用いられるブランケット
タングステン（ＢＬＫ−Ｗ）の密着膜として用いるＴｉ
Ｎ膜を有する半導体素子およびその製造方法に関する。
にＤＲＡＭのコンタクトなどに用いられるブランケット
タングステン（ＢＬＫ−Ｗ）の密着膜として用いるＴｉ
Ｎ膜を有する半導体素子およびその製造方法に関する。
【０００２】
【従来の技術】１６ＭｂＤＲＡＭ以降のデバイスにおい
て、微細化や高集積化によって、ＣＶＤ法のブランケッ
トタングステン（ＢＬＫ−Ｗ）によるコンタクトなどへ
の埋め込みプロセスが重要となって来た。また、このＢ
ＬＫ−Ｗプロセスの採用によって、ＢＬＫ−Ｗと下地絶
縁膜との密着性をよくするため、密着層が必須となる。
密着層についてはＴｉＮやＴｉＷなどが挙げられるが、
ｎ+、ｐ+ 接合層との抵抗からみてＴｉＮが適当であ
り、ＢＬＫ−Ｗの密着層として用いられつつある。密着
層として用いるＴｉＮ膜の形成法には、Ｔｉをスパッタ
法で堆積し、ランプアニールによる窒化によって形成す
る方法が知られている。この方法では、絶縁膜上にＴｉ
Ｎの形成や、接合層上にＴｉＮとＴｉＳｉｘの形成が同
時に出来るため、多く用いられている。
て、微細化や高集積化によって、ＣＶＤ法のブランケッ
トタングステン（ＢＬＫ−Ｗ）によるコンタクトなどへ
の埋め込みプロセスが重要となって来た。また、このＢ
ＬＫ−Ｗプロセスの採用によって、ＢＬＫ−Ｗと下地絶
縁膜との密着性をよくするため、密着層が必須となる。
密着層についてはＴｉＮやＴｉＷなどが挙げられるが、
ｎ+、ｐ+ 接合層との抵抗からみてＴｉＮが適当であ
り、ＢＬＫ−Ｗの密着層として用いられつつある。密着
層として用いるＴｉＮ膜の形成法には、Ｔｉをスパッタ
法で堆積し、ランプアニールによる窒化によって形成す
る方法が知られている。この方法では、絶縁膜上にＴｉ
Ｎの形成や、接合層上にＴｉＮとＴｉＳｉｘの形成が同
時に出来るため、多く用いられている。
【０００３】図４には、この方法による従来のプロセス
フローの一例として主にコンタクト周辺が示されてい
る。同図を用いて従来技術における密着層の形成方法を
説明する。初めに、Ｓｉ基板２−１にゲート２−２や、
ソース、ドレインなどの注入層２−３およびキャパシタ
２−４を形成する（ａ）。そして、ビットラインと隔離
するため、層間絶縁膜２−５を堆積してからコンタクト
を形成する（ｂ）。その後、スパッタ法によって全面に
Ｔｉ膜２−６を形成してから、ＲＴＮ法によってＴｉ２
−６をＴｉＮ膜２−７に変換すると共に、ＴｉＳｉｘ層
２−８を形成し、ＣＶＤ法によってＢＬＫ−Ｗ膜２−９
を堆積する（ｃ）。
フローの一例として主にコンタクト周辺が示されてい
る。同図を用いて従来技術における密着層の形成方法を
説明する。初めに、Ｓｉ基板２−１にゲート２−２や、
ソース、ドレインなどの注入層２−３およびキャパシタ
２−４を形成する（ａ）。そして、ビットラインと隔離
するため、層間絶縁膜２−５を堆積してからコンタクト
を形成する（ｂ）。その後、スパッタ法によって全面に
Ｔｉ膜２−６を形成してから、ＲＴＮ法によってＴｉ２
−６をＴｉＮ膜２−７に変換すると共に、ＴｉＳｉｘ層
２−８を形成し、ＣＶＤ法によってＢＬＫ−Ｗ膜２−９
を堆積する（ｃ）。
【０００４】
【発明が解決しようとする課題】しかしながら、半導体
素子の高集積化によって、ウエハ表面の段差が大きくな
る。これを改善するために、通常、層間絶縁膜２−５に
は熱に対して流動性が大きいリンやボロンを含有する酸
化膜が用いられている。この場合、Ｔｉ膜を７５０℃や
８００℃で窒化させるとＴｉの表面にＴｉＮ膜が形成で
きるが、絶縁膜との界面にはＴｉと絶縁膜中の酸素やＳ
ｉとが反応し、絶縁膜の表面を凹凸にしてしまうという
問題が生じる。また、絶縁膜中のボロンやリンなどの不
純物によって界面反応が促進されてしまうという欠点も
起こった。図５にはＲＴＮ後にＴｉ膜２−７をエッチ・
オフした断面図が示されており、同図における丸で囲ま
れた部分の表面形状が図６に示されている。すなわち、
図６の（ａ）には７５０℃で窒化したときの絶縁膜の表
面観察写真が、また（ｂ）には８００℃で窒化した場合
の絶縁膜の表面観察写真がそれぞれ示されている。
素子の高集積化によって、ウエハ表面の段差が大きくな
る。これを改善するために、通常、層間絶縁膜２−５に
は熱に対して流動性が大きいリンやボロンを含有する酸
化膜が用いられている。この場合、Ｔｉ膜を７５０℃や
８００℃で窒化させるとＴｉの表面にＴｉＮ膜が形成で
きるが、絶縁膜との界面にはＴｉと絶縁膜中の酸素やＳ
ｉとが反応し、絶縁膜の表面を凹凸にしてしまうという
問題が生じる。また、絶縁膜中のボロンやリンなどの不
純物によって界面反応が促進されてしまうという欠点も
起こった。図５にはＲＴＮ後にＴｉ膜２−７をエッチ・
オフした断面図が示されており、同図における丸で囲ま
れた部分の表面形状が図６に示されている。すなわち、
図６の（ａ）には７５０℃で窒化したときの絶縁膜の表
面観察写真が、また（ｂ）には８００℃で窒化した場合
の絶縁膜の表面観察写真がそれぞれ示されている。
【０００５】これら写真でも明らかなように、従来技術
では上記に示した問題点が発生するため、次工程のＢＬ
Ｋ−Ｗエッチバック時のエッチング特性の変化や、その
後のパターニング時の絶縁膜表面の凹凸による乱反射が
起こり、仕上げ精度の低下が引き起される。
では上記に示した問題点が発生するため、次工程のＢＬ
Ｋ−Ｗエッチバック時のエッチング特性の変化や、その
後のパターニング時の絶縁膜表面の凹凸による乱反射が
起こり、仕上げ精度の低下が引き起される。
【０００６】本発明はこのような従来技術の欠点を解消
し、界面反応や絶縁膜表面の荒れを防止する半導体素子
およびその製造方法を提供することを目的とする。
し、界面反応や絶縁膜表面の荒れを防止する半導体素子
およびその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段および作用】本発明は上述
の課題を解決するために、不純物を含有する第１の絶縁
膜上に、不純物を含有しない第２の絶縁膜を堆積し、第
２の絶縁膜上にＴｉ膜を堆積してからＴｉ膜を窒化す
る。
の課題を解決するために、不純物を含有する第１の絶縁
膜上に、不純物を含有しない第２の絶縁膜を堆積し、第
２の絶縁膜上にＴｉ膜を堆積してからＴｉ膜を窒化す
る。
【０００８】
【実施例】次に添付図面を参照して本発明による半導体
素子及びその製造方法の実施例を詳細に説明する。
素子及びその製造方法の実施例を詳細に説明する。
【０００９】図１には本実施例における半導体素子のプ
ロセスフローの一例として、主にコンタクト周辺の製造
方法を示す断面図が示されている。Ｓｉ基板１−１にゲ
ート１−２や、ソース、ドレインなどの注入層１−３お
よびキャパシタ１−４を形成し、ビットラインと隔離す
るため不純物が含有されている層間絶縁膜１−５を堆積
する。そして、この層間絶縁膜１−５を形成してから、
その上に酸素やボロンやリンを含有しない絶縁膜、例え
ばＳｉ3 Ｎ4 膜１−６を薄く、例えば８００〜１０００
Åの厚さに堆積してからコンタクトを形成する（ａ）。
ロセスフローの一例として、主にコンタクト周辺の製造
方法を示す断面図が示されている。Ｓｉ基板１−１にゲ
ート１−２や、ソース、ドレインなどの注入層１−３お
よびキャパシタ１−４を形成し、ビットラインと隔離す
るため不純物が含有されている層間絶縁膜１−５を堆積
する。そして、この層間絶縁膜１−５を形成してから、
その上に酸素やボロンやリンを含有しない絶縁膜、例え
ばＳｉ3 Ｎ4 膜１−６を薄く、例えば８００〜１０００
Åの厚さに堆積してからコンタクトを形成する（ａ）。
【００１０】その後、ゲート電極１−２間に積層された
層間絶縁膜１−５およびＳｉ3 Ｎ4 膜１−６を同図に示
すように除去して窓を開け、スパッタ法によってＴｉ膜
１−７を堆積する（ｂ）。その後、ＲＴＮ法によってＴ
ｉ膜１−７をＴｉＮ膜１−８にする。このとき、窓の底
部に形成されたＴｉＮ膜１−８の下にＴｉＳｉｘ層１−
９が形成される。そして、ＢＬＫ−Ｗ膜１−１０を全面
に堆積する（ｃ）。本実施例では、層間絶縁膜１−５上
に不純物を含まないＳｉ3 Ｎ4 膜１−６を薄く堆積する
ことによって、窒化する時、ＴｉＮ膜１−８と層間絶縁
膜１−５中の酸素やＳｉとの反応が無くなる。図２には
ＲＴＮ後にＴｉＮ膜１−８をエッチ・オフしたときの断
面図が示されており、同図の丸で囲まれた部分の表面観
察（ＳＥＭ）を行った写真が図３に示されている。図３
の写真（ａ）には７５０℃で窒化したときの絶縁膜の表
面が、また写真（ｂ）には８００℃で窒化した場合の絶
縁膜の表面観察写真がそれぞれ示されている。これらの
写真でも明らかなように、表面モフォロジーも７５０℃
や８００℃の窒化温度においても非常に平坦であり、従
来のものに比べて表面の凹凸が完全に防止出来る事がわ
かる。
層間絶縁膜１−５およびＳｉ3 Ｎ4 膜１−６を同図に示
すように除去して窓を開け、スパッタ法によってＴｉ膜
１−７を堆積する（ｂ）。その後、ＲＴＮ法によってＴ
ｉ膜１−７をＴｉＮ膜１−８にする。このとき、窓の底
部に形成されたＴｉＮ膜１−８の下にＴｉＳｉｘ層１−
９が形成される。そして、ＢＬＫ−Ｗ膜１−１０を全面
に堆積する（ｃ）。本実施例では、層間絶縁膜１−５上
に不純物を含まないＳｉ3 Ｎ4 膜１−６を薄く堆積する
ことによって、窒化する時、ＴｉＮ膜１−８と層間絶縁
膜１−５中の酸素やＳｉとの反応が無くなる。図２には
ＲＴＮ後にＴｉＮ膜１−８をエッチ・オフしたときの断
面図が示されており、同図の丸で囲まれた部分の表面観
察（ＳＥＭ）を行った写真が図３に示されている。図３
の写真（ａ）には７５０℃で窒化したときの絶縁膜の表
面が、また写真（ｂ）には８００℃で窒化した場合の絶
縁膜の表面観察写真がそれぞれ示されている。これらの
写真でも明らかなように、表面モフォロジーも７５０℃
や８００℃の窒化温度においても非常に平坦であり、従
来のものに比べて表面の凹凸が完全に防止出来る事がわ
かる。
【００１１】なお、本実施例では層間絶縁膜１−５上に
不純物を含有しない絶縁膜としてＳｉ3 Ｎ4 膜１−６を
堆積したが、本発明はとくにＳｉ3 Ｎ4 膜１−６に限定
されるものではなく、同様の効果がある絶縁膜であれば
他の絶縁膜であっても良い。
不純物を含有しない絶縁膜としてＳｉ3 Ｎ4 膜１−６を
堆積したが、本発明はとくにＳｉ3 Ｎ4 膜１−６に限定
されるものではなく、同様の効果がある絶縁膜であれば
他の絶縁膜であっても良い。
【００１２】
【発明の効果】このように本発明によれば、層間絶縁膜
上にＳｉ3 Ｎ4 のように酸素やリンやボロンなどの不純
物を含有しない絶縁膜を堆積した。このため、後で形成
するＴｉ膜は、高温の熱窒化、例えば、８００℃でも下
地の絶縁膜との界面反応が生じることなく、絶縁膜の表
面を非常に平坦のままに保持出来る。したがって本発明
では、絶縁膜が後工程のＢＬＫ−Ｗのエッチバック時の
エッチング特性やパターニング時の仕上げ精度に影響し
ないという効果が期待できる。
上にＳｉ3 Ｎ4 のように酸素やリンやボロンなどの不純
物を含有しない絶縁膜を堆積した。このため、後で形成
するＴｉ膜は、高温の熱窒化、例えば、８００℃でも下
地の絶縁膜との界面反応が生じることなく、絶縁膜の表
面を非常に平坦のままに保持出来る。したがって本発明
では、絶縁膜が後工程のＢＬＫ−Ｗのエッチバック時の
エッチング特性やパターニング時の仕上げ精度に影響し
ないという効果が期待できる。
【図１】本発明による半導体素子の製造方法の実施例を
示す断面図、
示す断面図、
【図２】ＲＴＮ後にエッチ・オフした本実施例における
半導体素子の断面図、
半導体素子の断面図、
【図３】図２でエッチ・オフしたときの金属組織を示す
図面代用写真、
図面代用写真、
【図４】従来技術における半導体素子の製造方法、
【図５】ＲＴＮ後にエッチ・オフした従来技術における
半導体素子の断面図、
半導体素子の断面図、
【図６】図５でエッチ・オフしたときの金属組織を示す
図面代用写真である。
図面代用写真である。
１−１ Ｓｉ基板 １−２ ゲート電極 １−３ 注入層 １−４ キャパシタ １−５ 層間絶縁膜 １−６ Ｓｉ3 Ｎ4 膜 １−７ スパッタＴｉ膜 １−８ ＴｉＮ膜 １−９ ＴｉＳｉＸ層 １−１０ ＢＬＫ−Ｗ膜
Claims (3)
- 【請求項１】 不純物を含有する第１の絶縁膜上にＴｉ
膜を堆積し、このＴｉ膜を用いてＴｉＮ膜を形成する半
導体素子の製造方法において、 前記第１の絶縁膜上に前記不純物を含有しない第２の絶
縁膜を堆積し、 この第２の絶縁膜上にＴｉ膜を堆積してから前記Ｔｉ膜
を窒化することを特徴とする半導体素子の製造方法。 - 【請求項２】 請求項１に記載の製造方法において、前
記第２の絶縁膜はＳｉ3 Ｎ4 膜であることを特徴とする
半導体素子の製造方法。 - 【請求項３】 不純物を含有する第１の絶縁膜と、この
第１の絶縁膜上にＴｉ膜を窒化したＴｉＮ膜とを有する
半導体素子において、前記第１の絶縁膜上に不純物を含
まない第２の絶縁膜を有することを特徴とする半導体素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32145091A JPH05136083A (ja) | 1991-11-11 | 1991-11-11 | 半導体素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32145091A JPH05136083A (ja) | 1991-11-11 | 1991-11-11 | 半導体素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136083A true JPH05136083A (ja) | 1993-06-01 |
Family
ID=18132698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32145091A Pending JPH05136083A (ja) | 1991-11-11 | 1991-11-11 | 半導体素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05136083A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130683A (ja) * | 1993-11-01 | 1995-05-19 | Nec Corp | 半導体装置 |
-
1991
- 1991-11-11 JP JP32145091A patent/JPH05136083A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130683A (ja) * | 1993-11-01 | 1995-05-19 | Nec Corp | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011002 |