JPH05135191A - デイジタル・デフアジイフアイヤ回路 - Google Patents
デイジタル・デフアジイフアイヤ回路Info
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- JPH05135191A JPH05135191A JP3323664A JP32366491A JPH05135191A JP H05135191 A JPH05135191 A JP H05135191A JP 3323664 A JP3323664 A JP 3323664A JP 32366491 A JP32366491 A JP 32366491A JP H05135191 A JPH05135191 A JP H05135191A
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Abstract
(57)【要約】
【目的】 ファジィ推論を行なうハードウェアにおい
て、確定値をディジタル量で得ること。 【構成】 複数本のライン上に分布したファジィ情報を
表わす電気信号のそれぞれに、ラインの順位に応じた値
を乗じてそれらを加算する重み付加算回路2と、前記電
気信号を重み付けせずに加算する単純加算回路3と、前
記両回路出力を入力とするADコンバータ5とを備え、
重み付加算回路の出力をADコンバータのアナログ入力
端子に接続し、単純加算回路の出力をADコンバータの
REF端子に接続し、ADコンバータからの出力される
ディジタル値を確定値とした。
て、確定値をディジタル量で得ること。 【構成】 複数本のライン上に分布したファジィ情報を
表わす電気信号のそれぞれに、ラインの順位に応じた値
を乗じてそれらを加算する重み付加算回路2と、前記電
気信号を重み付けせずに加算する単純加算回路3と、前
記両回路出力を入力とするADコンバータ5とを備え、
重み付加算回路の出力をADコンバータのアナログ入力
端子に接続し、単純加算回路の出力をADコンバータの
REF端子に接続し、ADコンバータからの出力される
ディジタル値を確定値とした。
Description
【0001】
【産業上の利用分野】本発明はファジィ推論を行なうハ
ードウェアにおいて、ファジィ量を確定値に変換するデ
ィジタル・デファジィファイヤ回路に関する。
ードウェアにおいて、ファジィ量を確定値に変換するデ
ィジタル・デファジィファイヤ回路に関する。
【0002】
【従来の技術】ファジィ情報は複数のライン上に分布し
た電気信号として現われる。即ち、アナログ式ファジィ
コンピュータにおいて、その最終推論結果はアナログ出
力により得られる。したがって、これらの信号を使って
アクチュエータ等を操作するには、電気信号を操作量に
変換する必要があり、この変換機構をデファジィファイ
ヤと言い、通常、ファジィ量の重心演算によって行なわ
れる。従来技術としては、例えば特開平2−54301
号等の各種の方式のものが提案されている。
た電気信号として現われる。即ち、アナログ式ファジィ
コンピュータにおいて、その最終推論結果はアナログ出
力により得られる。したがって、これらの信号を使って
アクチュエータ等を操作するには、電気信号を操作量に
変換する必要があり、この変換機構をデファジィファイ
ヤと言い、通常、ファジィ量の重心演算によって行なわ
れる。従来技術としては、例えば特開平2−54301
号等の各種の方式のものが提案されている。
【0003】図2によって、従来装置の概要を説明す
る。ファジィ情報を表わす電圧μ1 ,μ2 ,…,μ
n が、n本の信号ラインl1 ,l2 ,…,ln 上に導出
され、これらの各情報はグレード可変の推論エンジン1
によって係数K倍の出力K・μ1,K・μ2 ,…,K・
μn が導出され、これらは重み付加算回路2及び単純加
算回路3に入力される。そして重み付加算回路2におい
て、第(1) 式の重心が求められる。この際、分母が1と
なるようにKを調整すれば、重心は第(2) 式となる。 但し、X:ファジィ情報の要素 Xi :離散的な値 一方、単純加算回路3では(1) 式の分母の演算を実行
し、その結果を電圧調整回路4に入力する。又、電圧調
整回路の他方の入力にはグレード1に相当する電圧が印
加されている。したがって電圧調整回路4の出力信号に
よって、単純加算回路3の出力が常に1となるように、
グレード可変の推論エンジン1における係数Kが調整さ
れる。
る。ファジィ情報を表わす電圧μ1 ,μ2 ,…,μ
n が、n本の信号ラインl1 ,l2 ,…,ln 上に導出
され、これらの各情報はグレード可変の推論エンジン1
によって係数K倍の出力K・μ1,K・μ2 ,…,K・
μn が導出され、これらは重み付加算回路2及び単純加
算回路3に入力される。そして重み付加算回路2におい
て、第(1) 式の重心が求められる。この際、分母が1と
なるようにKを調整すれば、重心は第(2) 式となる。 但し、X:ファジィ情報の要素 Xi :離散的な値 一方、単純加算回路3では(1) 式の分母の演算を実行
し、その結果を電圧調整回路4に入力する。又、電圧調
整回路の他方の入力にはグレード1に相当する電圧が印
加されている。したがって電圧調整回路4の出力信号に
よって、単純加算回路3の出力が常に1となるように、
グレード可変の推論エンジン1における係数Kが調整さ
れる。
【0004】
【発明が解決しようとする課題】上記従来装置の場合、
その最終推論結果の確定値は電流値なるアナログ出力に
て得られる。しかし、マイクロコンピュータが多用され
ている現在、出力がディジタル情報を必要とする場合が
多い。又、ディジタル技術及びマイクロコンピュータプ
ログラムにより、ファジィ推論を実現することも可能で
あり、現に行なわれてもいる。しかし、ディジタル式で
はデータ処理がシーケンシャルに行なわれるため、演算
速度がアナログ式に比して遅い欠点がある。そこで、フ
ァジィ推論をアナログ式ファジィコンピュータで行な
い、その演算結果をディジタル処理装置に渡すシステム
により、処理の高速化をはたす必要性がある。本発明は
上記事情に鑑みてなされたものであり、ファジィ推論結
果をディジタル出力値として得るディジタル・デファジ
ィファイヤ回路を提供することを目的としている。
その最終推論結果の確定値は電流値なるアナログ出力に
て得られる。しかし、マイクロコンピュータが多用され
ている現在、出力がディジタル情報を必要とする場合が
多い。又、ディジタル技術及びマイクロコンピュータプ
ログラムにより、ファジィ推論を実現することも可能で
あり、現に行なわれてもいる。しかし、ディジタル式で
はデータ処理がシーケンシャルに行なわれるため、演算
速度がアナログ式に比して遅い欠点がある。そこで、フ
ァジィ推論をアナログ式ファジィコンピュータで行な
い、その演算結果をディジタル処理装置に渡すシステム
により、処理の高速化をはたす必要性がある。本発明は
上記事情に鑑みてなされたものであり、ファジィ推論結
果をディジタル出力値として得るディジタル・デファジ
ィファイヤ回路を提供することを目的としている。
【0005】
【課題を解決するための手段】上記目的を達成するた
め、本発明は複数本のライン上に分布したファジィ情報
を表わす電気信号のそれぞれに、ラインの順位に応じた
値を乗じてそれらを加算する重み付加算回路と、前記電
気信号を重み付けせずに加算する単純加算回路と、前記
両回路出力を入力とするADコンバータとを備え、重み
付加算回路の出力をADコンバータのアナログ入力端子
に接続し、単純加算回路の出力をADコンバータのRE
F端子に接続し、ADコンバータからの出力されるディ
ジタル値を確定値とした。
め、本発明は複数本のライン上に分布したファジィ情報
を表わす電気信号のそれぞれに、ラインの順位に応じた
値を乗じてそれらを加算する重み付加算回路と、前記電
気信号を重み付けせずに加算する単純加算回路と、前記
両回路出力を入力とするADコンバータとを備え、重み
付加算回路の出力をADコンバータのアナログ入力端子
に接続し、単純加算回路の出力をADコンバータのRE
F端子に接続し、ADコンバータからの出力されるディ
ジタル値を確定値とした。
【0006】
【実施例】以下図面を参照して実施例を説明する。図1
は本発明によるディジタル・デファジィファイヤ回路の
一実施例の構成図である。図1において、ファジィバス
4には重み付加算回路2と単純加算回路3とが接続され
ていることは従来装置と同様であるが、前記両回路出力
がADコンバータ5に接続した部分に特徴がある。ここ
で、ADコンバータ5は市販されている8ビットのもの
で、単純加算回路の出力はADコンバータのREF端子
に接続され、重み付加算回路の出力はADコンバータの
アナログ入力端子に接続される。
は本発明によるディジタル・デファジィファイヤ回路の
一実施例の構成図である。図1において、ファジィバス
4には重み付加算回路2と単純加算回路3とが接続され
ていることは従来装置と同様であるが、前記両回路出力
がADコンバータ5に接続した部分に特徴がある。ここ
で、ADコンバータ5は市販されている8ビットのもの
で、単純加算回路の出力はADコンバータのREF端子
に接続され、重み付加算回路の出力はADコンバータの
アナログ入力端子に接続される。
【0007】上記構成において、8ビットのADコンバ
ータの出力Yは、アナログ入力電圧Vinとリファレンス
電圧Vref とから第(3) 式で示される。 ここで、Vref は単純加算回路出力であるため、ファジ
イバスの電圧Ui より、第(4) 式で示される。 Vref =ΣUi …………(4) 又、Vinは重み付加算回路出力であるため、ファジイバ
スの電圧Ui と重みWi より、第(5) 式で示される。 Vin=ΣUi ・Wi …………(5) 以上の結果より出力Yは(6) 式で示される。 上記(6) 式はファジイ推論の確定化のための重心計算そ
のものである。したがってADコンバータから出力され
るディジタル値がファジィ情報の確定値として得られ
る。
ータの出力Yは、アナログ入力電圧Vinとリファレンス
電圧Vref とから第(3) 式で示される。 ここで、Vref は単純加算回路出力であるため、ファジ
イバスの電圧Ui より、第(4) 式で示される。 Vref =ΣUi …………(4) 又、Vinは重み付加算回路出力であるため、ファジイバ
スの電圧Ui と重みWi より、第(5) 式で示される。 Vin=ΣUi ・Wi …………(5) 以上の結果より出力Yは(6) 式で示される。 上記(6) 式はファジイ推論の確定化のための重心計算そ
のものである。したがってADコンバータから出力され
るディジタル値がファジィ情報の確定値として得られ
る。
【0008】
【発明の効果】以上説明したように、本発明によればフ
ァジィバスに接続した重み付加算回路の出力をADコン
バータのアナログ入力に接続すると共に、ファジィバス
に接続した単純加算回路の出力をADコンバータのリフ
ァレンス端子に接続する構成としたので、簡単な市販の
ADコンバータの出力からファジィ推論の結果としての
確定値をディジタル量で得ることができる。
ァジィバスに接続した重み付加算回路の出力をADコン
バータのアナログ入力に接続すると共に、ファジィバス
に接続した単純加算回路の出力をADコンバータのリフ
ァレンス端子に接続する構成としたので、簡単な市販の
ADコンバータの出力からファジィ推論の結果としての
確定値をディジタル量で得ることができる。
【図1】本発明によるディジタル・デファジィファイヤ
回路の一実施例の構成図。
回路の一実施例の構成図。
【図2】従来の装置を示す図。
1 推論エンジン 2 重み付加算回路 3 単純加算回路 4 ファジィバス 5 ADコンバータ
Claims (1)
- 【請求項1】 複数本のライン上に分布したファジィ情
報を表わす電気信号のそれぞれに、ラインの順位に応じ
た値を乗じてそれらを加算する重み付加算回路と、前記
電気信号を重み付けせずに加算する単純加算回路と、前
記両回路出力を入力とするADコンバータとを備え、重
み付加算回路の出力をADコンバータのアナログ入力端
子に接続し、単純加算回路の出力をADコンバータのR
EF端子に接続し、ADコンバータからの出力されるデ
ィジタル値を確定値とすることを特徴とするディジタル
・デファジィファイヤ回路
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03323664A JP3142072B2 (ja) | 1991-11-12 | 1991-11-12 | ディジタル・デファジィファイヤ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03323664A JP3142072B2 (ja) | 1991-11-12 | 1991-11-12 | ディジタル・デファジィファイヤ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05135191A true JPH05135191A (ja) | 1993-06-01 |
JP3142072B2 JP3142072B2 (ja) | 2001-03-07 |
Family
ID=18157233
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03323664A Expired - Fee Related JP3142072B2 (ja) | 1991-11-12 | 1991-11-12 | ディジタル・デファジィファイヤ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3142072B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1996030827A1 (fr) * | 1995-03-31 | 1996-10-03 | Tadashi Shibata | Circuit operationnel a semi-conducteurs |
-
1991
- 1991-11-12 JP JP03323664A patent/JP3142072B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1996030827A1 (fr) * | 1995-03-31 | 1996-10-03 | Tadashi Shibata | Circuit operationnel a semi-conducteurs |
US5939925A (en) * | 1995-03-31 | 1999-08-17 | Tadashi Shibata And Tadahiro Ohmi | Semiconductor circuitry to process analog signals using weighted- sum operations |
Also Published As
Publication number | Publication date |
---|---|
JP3142072B2 (ja) | 2001-03-07 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |