JPH05128838A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH05128838A JPH05128838A JP3284655A JP28465591A JPH05128838A JP H05128838 A JPH05128838 A JP H05128838A JP 3284655 A JP3284655 A JP 3284655A JP 28465591 A JP28465591 A JP 28465591A JP H05128838 A JPH05128838 A JP H05128838A
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- JP
- Japan
- Prior art keywords
- memory
- parameter
- control line
- active
- data
- Prior art date
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- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 着脱自在なメモリの容量及びアクセススピー
ド等のパラメータを自動設定する情報処理装置を提供す
る。 【構成】 ＣＰＵバス１０，メモリ制御部２，メモリバ
ス１１を介してＣＰＵ１に接続されたメモリ６に書込デ
ータが存在しないと、検出手段４の書込検出線１４がノ
ンアクティブ，出力手段５に接続されたセレクタ制御線
１２がアクティブ，書込制御線１３がノンアクティブに
なることで、読出制御線１５がノンアクティブ，出力制
御線１６がアクティブになる。その後、パラメータメモ
リ３は出力制御線１６がアクティブのため、メモリバス
１１を介してパラメータデータがメモリ６に送出されて
パラメータが設定される。また、メモリ６に書込データ
が存在すると、書込制御線１３と書込検出線１４がアク
ティブ及び出力制御線１６がノンアクティブとなって書
込データが保護される。
ド等のパラメータを自動設定する情報処理装置を提供す
る。 【構成】 ＣＰＵバス１０，メモリ制御部２，メモリバ
ス１１を介してＣＰＵ１に接続されたメモリ６に書込デ
ータが存在しないと、検出手段４の書込検出線１４がノ
ンアクティブ，出力手段５に接続されたセレクタ制御線
１２がアクティブ，書込制御線１３がノンアクティブに
なることで、読出制御線１５がノンアクティブ，出力制
御線１６がアクティブになる。その後、パラメータメモ
リ３は出力制御線１６がアクティブのため、メモリバス
１１を介してパラメータデータがメモリ６に送出されて
パラメータが設定される。また、メモリ６に書込データ
が存在すると、書込制御線１３と書込検出線１４がアク
ティブ及び出力制御線１６がノンアクティブとなって書
込データが保護される。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置に係り、
特に着脱自在な揮発性メモリの容量及びアクセススピー
ド等のパラメータデータを自動設定する情報処理装置に
関する。
特に着脱自在な揮発性メモリの容量及びアクセススピー
ド等のパラメータデータを自動設定する情報処理装置に
関する。
【０００２】
【従来の技術】従来の情報処理装置は、図２に示される
ように、着脱自在な揮発性のメモリ６の容量及びアクセ
ススピード等のパラメータデータを予め識別し、かつ設
定する必要があった。
ように、着脱自在な揮発性のメモリ６の容量及びアクセ
ススピード等のパラメータデータを予め識別し、かつ設
定する必要があった。
【０００３】そこで、パラメータデータを識別する専用
回路を設け、ＣＰＵ１からＣＰＵバス１０を介して入力
ポート１０５に接続された、ビット制御線１１７の電圧
レベルをチェックして行い、パラメータ設定部１０３の
ジャンパポストＪＰ１，２を接続することで、メモリ制
御部１０２からメモリバス１１１を介してメモリ６のパ
ラメータ設定ができる。
回路を設け、ＣＰＵ１からＣＰＵバス１０を介して入力
ポート１０５に接続された、ビット制御線１１７の電圧
レベルをチェックして行い、パラメータ設定部１０３の
ジャンパポストＪＰ１，２を接続することで、メモリ制
御部１０２からメモリバス１１１を介してメモリ６のパ
ラメータ設定ができる。
【０００４】
【発明が解決しようとする課題】この種の情報処理装置
では、着脱自在な揮発性のメモリのパラメータデータ設
定をユーティリティプログラムで行なう場合、容量及び
アクセススピード等の技術的な知識が必要となり、操作
者に負担となると共に設定ミスによる誤動作を起こす原
因となる。
では、着脱自在な揮発性のメモリのパラメータデータ設
定をユーティリティプログラムで行なう場合、容量及び
アクセススピード等の技術的な知識が必要となり、操作
者に負担となると共に設定ミスによる誤動作を起こす原
因となる。
【０００５】従って、本発明の目的は、操作者がパラメ
ータ設定せずに、着脱自在なメモリの容量及びアクセス
スピード等のパラメータを自動設定する情報処理装置を
提供することである。
ータ設定せずに、着脱自在なメモリの容量及びアクセス
スピード等のパラメータを自動設定する情報処理装置を
提供することである。
【０００６】
【課題を解決するための手段】上述の目的を達成するた
めに、本発明の情報処理装置では、ＣＰＵと、このＣＰ
Ｕの指令により、データの読み書きを行なう着脱自在な
揮発性のメモリと、このメモリの少なくとも容量及びア
クセススピード等のパラメータデータを予め格納したパ
ラメータメモリと、上記メモリの制御を行なうメモリ制
御部と、このメモリ制御部を介して上記メモリの書込状
態を検出する検出手段と、この検出手段の結果に基づい
て上記パラメータデータを上記メモリに送出する出力手
段とを具備し、上記メモリに書込データが存在しない場
合は上記パラメータデータによりパラメータを設定し、
あるいは上記メモリに書込データが存在する場合は書込
データによりパラメータを設定することを特徴とする。
めに、本発明の情報処理装置では、ＣＰＵと、このＣＰ
Ｕの指令により、データの読み書きを行なう着脱自在な
揮発性のメモリと、このメモリの少なくとも容量及びア
クセススピード等のパラメータデータを予め格納したパ
ラメータメモリと、上記メモリの制御を行なうメモリ制
御部と、このメモリ制御部を介して上記メモリの書込状
態を検出する検出手段と、この検出手段の結果に基づい
て上記パラメータデータを上記メモリに送出する出力手
段とを具備し、上記メモリに書込データが存在しない場
合は上記パラメータデータによりパラメータを設定し、
あるいは上記メモリに書込データが存在する場合は書込
データによりパラメータを設定することを特徴とする。
【０００７】
【実施例】本発明における情報処理装置の一実施例を示
す、図１を参照して説明する。
す、図１を参照して説明する。
【０００８】図１は、本発明における一実施例の情報処
理装置であり、システム全体の指令をするＣＰＵ１、Ｃ
ＰＵ１からＣＰＵバス１０を介して接続されて各種デー
タの読み書きを制御するメモリ制御部２、メモリ制御部
２からメモリバス１１，セレクタ制御線１２，書込制御
線１３が各々接続された着脱自在な揮発性のメモリ６、
メモリ制御部２からセレクタ制御線１２，書込制御線１
３を介して接続されたメモリ書込状態を検出する検出手
段４、メモリ制御部２からセレクタ制御線１２，書込制
御線１３及び検出手段４から書込検出線１４，メモリ６
へ読出制御線１５が各々接続されてパラメータデータを
メモリ６に送出する出力手段５、ＣＰＵ１からＣＰＵバ
ス１０，メモリ制御部２からメモリバス１１及び出力手
段５からの出力制御線１６が接続されたパラメータデー
タを格納するパラメータメモリ３で構成される。
理装置であり、システム全体の指令をするＣＰＵ１、Ｃ
ＰＵ１からＣＰＵバス１０を介して接続されて各種デー
タの読み書きを制御するメモリ制御部２、メモリ制御部
２からメモリバス１１，セレクタ制御線１２，書込制御
線１３が各々接続された着脱自在な揮発性のメモリ６、
メモリ制御部２からセレクタ制御線１２，書込制御線１
３を介して接続されたメモリ書込状態を検出する検出手
段４、メモリ制御部２からセレクタ制御線１２，書込制
御線１３及び検出手段４から書込検出線１４，メモリ６
へ読出制御線１５が各々接続されてパラメータデータを
メモリ６に送出する出力手段５、ＣＰＵ１からＣＰＵバ
ス１０，メモリ制御部２からメモリバス１１及び出力手
段５からの出力制御線１６が接続されたパラメータデー
タを格納するパラメータメモリ３で構成される。
【０００９】ここで、本発明における一実施例の情報処
理装置の動作を、図１を参照して説明する。
理装置の動作を、図１を参照して説明する。
【００１０】まず、第１の動作はメモリ６に書込データ
が存在しない場合で、メモリ６に書込データが存在しな
いと検出手段４の書込検出線１４がノンアクティブレベ
ルとなり、出力手段５に接続されたセレクタ制御線１２
をアクティブレベルに、かつ書込制御線１３をノンアク
ティブレベルにすることで、メモリ６へ接続された読出
制御線１５をノンアクティブレベルにし、かつパラメー
タメモリ３へ接続された出力制御線１６をアクティブレ
ベルにする。
が存在しない場合で、メモリ６に書込データが存在しな
いと検出手段４の書込検出線１４がノンアクティブレベ
ルとなり、出力手段５に接続されたセレクタ制御線１２
をアクティブレベルに、かつ書込制御線１３をノンアク
ティブレベルにすることで、メモリ６へ接続された読出
制御線１５をノンアクティブレベルにし、かつパラメー
タメモリ３へ接続された出力制御線１６をアクティブレ
ベルにする。
【００１１】その後、パラメータメモリ３は出力制御線
１６がアクティブレベルのため、メモリバス１１を介し
てパラメータデータがメモリ６に送出されて、この送出
されたパラメータデータを、ＣＰＵ１がＣＰＵバス１
０，メモリ制御部２及びメモリバス１１を介して読出を
行なう。
１６がアクティブレベルのため、メモリバス１１を介し
てパラメータデータがメモリ６に送出されて、この送出
されたパラメータデータを、ＣＰＵ１がＣＰＵバス１
０，メモリ制御部２及びメモリバス１１を介して読出を
行なう。
【００１２】一方、第２の動作はメモリ６に書込データ
が存在する場合で、メモリ６に書込データが存在すると
検出手段４の書込検出線１４がアクティブレベルとな
り、出力手段５に接続されたセレクタ制御線１２をアク
ティブレベルに、かつ書込制御線１３をアクティブレベ
ルにすることで、メモリ６へ接続された読出制御線１５
をノンアクティブレベルにし、かつパラメータメモリ３
へ接続された出力制御線１６をノンアクティブレベルに
する。
が存在する場合で、メモリ６に書込データが存在すると
検出手段４の書込検出線１４がアクティブレベルとな
り、出力手段５に接続されたセレクタ制御線１２をアク
ティブレベルに、かつ書込制御線１３をアクティブレベ
ルにすることで、メモリ６へ接続された読出制御線１５
をノンアクティブレベルにし、かつパラメータメモリ３
へ接続された出力制御線１６をノンアクティブレベルに
する。
【００１３】さらに、出力制御線１６がノンアクティブ
レベルのため、パラメータメモリ３のパラメータデータ
はメモリ６へは送出されず、書込データで設定されたパ
ラメータデータは保護され、この保護されたパラメータ
データをＣＰＵ１がＣＰＵバス１０，メモリ制御部２及
びメモリバス１１を介して読出を行なう。
レベルのため、パラメータメモリ３のパラメータデータ
はメモリ６へは送出されず、書込データで設定されたパ
ラメータデータは保護され、この保護されたパラメータ
データをＣＰＵ１がＣＰＵバス１０，メモリ制御部２及
びメモリバス１１を介して読出を行なう。
【００１４】次に、従来例の情報処理装置について、図
２を参照して説明する。
２を参照して説明する。
【００１５】従来の情報処理装置は、図２に示されるよ
うに、システム全体の指令をするＣＰＵ１、ＣＰＵ１か
らＣＰＵバス１０を介して接続されて各種データの読み
書きを制御するメモリ制御部１０２、メモリ制御部１０
２からメモリバス１１１を介して接続された着脱自在な
揮発性のメモリ６、ＣＰＵ１からＣＰＵバス１０を介し
て接続された入力ポート１０５、一端が接地されると共
に他端が入力ポート１０５から１対のビット制御線１１
７を介して接続されたパラメータ設定部１０３のジャン
パポストＪＰ１，２で構成される。
うに、システム全体の指令をするＣＰＵ１、ＣＰＵ１か
らＣＰＵバス１０を介して接続されて各種データの読み
書きを制御するメモリ制御部１０２、メモリ制御部１０
２からメモリバス１１１を介して接続された着脱自在な
揮発性のメモリ６、ＣＰＵ１からＣＰＵバス１０を介し
て接続された入力ポート１０５、一端が接地されると共
に他端が入力ポート１０５から１対のビット制御線１１
７を介して接続されたパラメータ設定部１０３のジャン
パポストＪＰ１，２で構成される。
【００１６】この従来の情報処理装置の動作は、最初に
入力ポート１０５に接続されたビット制御線１１７の電
圧レベルをチェックし、着脱自在な揮発性のメモリ６の
容量及びアクセススピード等のパラメータデータを予め
識別する。
入力ポート１０５に接続されたビット制御線１１７の電
圧レベルをチェックし、着脱自在な揮発性のメモリ６の
容量及びアクセススピード等のパラメータデータを予め
識別する。
【００１７】そこで、識別したパラメータデータによ
り、ジャンパポストＪＰ１，２の接地箇所を選択するこ
とで２ビットのビット情報を設定でき、この設定された
ビット情報を入力ポート１０５を介してＣＰＵバス１０
に送出されて、この送出されたビット情報をＣＰＵ１が
処理すると共にＣＰＵバス１０を介してメモリ制御部１
０２に送出される。
り、ジャンパポストＪＰ１，２の接地箇所を選択するこ
とで２ビットのビット情報を設定でき、この設定された
ビット情報を入力ポート１０５を介してＣＰＵバス１０
に送出されて、この送出されたビット情報をＣＰＵ１が
処理すると共にＣＰＵバス１０を介してメモリ制御部１
０２に送出される。
【００１８】従って、メモリ制御部１０２はＣＰＵ１で
処理されたビット情報を、メモリバス１１１を介してメ
モリ６のパラメータ設定ができる。
処理されたビット情報を、メモリバス１１１を介してメ
モリ６のパラメータ設定ができる。
【００１９】
【発明の効果】本発明の情報処理装置によれば、メモリ
のデータ書込状態を検出し、この検出結果に基づいてパ
ラメータデータをメモリに送出することにより、着脱自
在のメモリのパラメータを自動設定することで、メモリ
交換時のパラメータ設定時間を低減し、かつパラメータ
設定ミスによる無駄な時間を削減する効果がある。
のデータ書込状態を検出し、この検出結果に基づいてパ
ラメータデータをメモリに送出することにより、着脱自
在のメモリのパラメータを自動設定することで、メモリ
交換時のパラメータ設定時間を低減し、かつパラメータ
設定ミスによる無駄な時間を削減する効果がある。
【図１】本発明における情報処理装置の一実施例を示す
ブロック図である。
ブロック図である。
【図２】従来例の情報処理装置を示す構成ブロック図で
ある。
ある。
１ ＣＰＵ ２，１０２ メモリ制御部 ３ パラメータメモリ ４ 検出手段 ５ 出力手段 ６ メモリ １０ ＣＰＵ（ＣＰＵバス） １１ メモリ制御部（メモリバス） １２ メモリ制御部（セレクタ制御線） １３ メモリ制御部（書込制御線） １４ 検出手段（書込検出線） １５ 出力手段（読出制御線） １６ 出力手段（出力制御線） １０３ パラメータメモリ（パラメータ設定部） １０５ 出力手段（入力ポート） １１７ パラメータメモリ（ビット制御線）
Claims (1)
- 【請求項１】 ＣＰＵと、このＣＰＵの指令により、デ
ータの読み書きを行なう着脱自在な揮発性のメモリと、
このメモリの少なくとも容量及びアクセススピード等の
パラメータデータを予め格納したパラメータメモリと、
上記メモリの制御を行なうメモリ制御部と、このメモリ
制御部を介して上記メモリの書込状態を検出する検出手
段と、この検出手段の結果に基づいて上記パラメータデ
ータを上記メモリに送出する出力手段とを具備し、上記
メモリに書込データが存在しない場合は上記パラメータ
データによりパラメータを設定し、あるいは上記メモリ
に書込データが存在する場合は書込データによりパラメ
ータを設定することを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3284655A JPH05128838A (ja) | 1991-10-30 | 1991-10-30 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3284655A JPH05128838A (ja) | 1991-10-30 | 1991-10-30 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05128838A true JPH05128838A (ja) | 1993-05-25 |
Family
ID=17681274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3284655A Pending JPH05128838A (ja) | 1991-10-30 | 1991-10-30 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05128838A (ja) |
-
1991
- 1991-10-30 JP JP3284655A patent/JPH05128838A/ja active Pending
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