JPH03233658A - 電子計算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明ハ、ＣＰＵと主記憶部とがシステムバスで結合さ
れた電子計算装置に関する。

〔概要〕

本発明は、命令領域、データ領域およびスタック領域を
有する主記憶部にシステムバスを介して接続されたＣＰ
Ｕを持つ電子計算装置において、それぞれの領域の読み
書きに対して独立したバス系を設けて運用することによ
り、 高い命令実行速度を得ることができるようにしたもので
ある。

〔従来の技術〕

従来、ＣＰＵと主記憶部とをシステムバスで結合するに
は、命令とデータの読み書きを一つのデータバスで行う
方式と、命令とデータの読み書きを命令バスとデータバ
スの二つの独立したバスで行うバーバード方式との二つ
があった。

〔発明が解決しようとする課題〕

プロセスは、通常、命令が格納される命令領域と、デー
タが格納されるデータ領域と、サブルーチンコールの戻
りアドレスやパラメータおよび局所データを保存するス
タック領域の三つの領域を主記憶部に有する。

これらの領域を読み書きするために、第一の方法として
、一つのデータバスによりＣＰＵと主記憶部を結合し、
これを用いて主記憶部の読み書きを行う方法がある。し
かし、この方法を用いると、命令もデータも同じバスを
用いることになり、バスのトラフィックが増加しやすい
。そこで、第二の方法として、命令を読み書きするため
の命令バスとデータを読み書きするためのデータバスと
の二つのバスを用いるバーバード方式がある。この方式
では、命令の読み込みとデータの読み書きとを独立して
行うのでバスのトラフィックが低下し、第一の方法と比
べてより高い命令実行速度が得られる。

しかし、バスのトラフィックの多くはデータの読み書き
が占めており、さらに高い性能を得るには、データの使
用状況を考慮したバスの構成が不可欠である。

本発明はこのような欠点を除去するもので、データの使
用状況に整合したバスシステムを有する電子計算装置を
提供することを目的とする。

〔課題を解決するための手段〕

本発明は、命令を格納する命令領域、データを格納する
データ領域および局所データを含むデータを格納するス
タック領域を有する主記憶部と、この主記憶部にシステ
ムバスを介して接続され、上記命令領域、データ領域お
よびスタック領域に対して情報の読み書きにかかわる依
頼を発行するＣＰＵ制御手段を有するＣＰＵとを備えた
電子計算装置において、上記システムバスは；上記命令
領域のアドレスを指示する情報が転送される命令アドレ
スバスおよびこの命令領域に読み書きされる情報が転送
される命令バスを有する第一バス系と、上記データ領域
のアドレスを指示する情報が転送されるデータアドレス
バスおよびこのデータ領域に読み書きされる情報が転送
されるデータバスを有する第二バス系と、上記スタック
領域のアドレスを指示する情報が転送されるスタックア
ドレスバスおよびこのスタック領域に読み書きされる情
報が転送されるスタックバスを有する第三バス系とを含
み、上記ＣＰＬ７は、上記命令アドレスバス、上記命令
バス、上記データアドレスバス、上記データバス、上記
スタックアドレスバスおよび上記スタックバスを選択制
御する制御手段を備えたことを特徴とする。

ここで、上記制御手段は、上記ＣＰＵ制御手段からの依
頼が上記命令領域、データ領域およびスタック領域に対
する情報の読み書きのいずれにかかわる依頼かを判別す
るバス制御部と、上記バス系に対応して設けられ、その
ひとつがこのバス制御部の判別結果に応じて起動され、
上記依頼の種類が読み出し依頼か書き込み依頼かを判別
し、この判別した種類の依頼をこのひとつに対応するバ
ス系に対して実現するバス別制御部を備えた手段である
ことが好ましい。

〔作用〕

主記憶部の命令領域、データ領域およびスタッり領域に
対応して独立に設けられたバス系のそれぞれを経由して
それぞれの領域に対する読み書きを実行する。これによ
り、バスのトラフィックの多くがデータの読み書きで占
められる状況を反映したバス構成を実現し、高い命令実
行速度を得る。

〔実施例〕

以下、本発明の一実施例を図面に基づき説明する。

第１図は、本発明の命令バス・データバス・スタックバ
スの分離方式を適用した電子計算装置の一実施例の構成
を示すブロック図である。

この実施例は、第１図に示すように、ＣＰＵＩＩと、主
記憶部１２と、システムバス１３とで構成され、ここで
、ＣＰＵＩＩは、ＣＰＵ制御部１１１と、命令・データ
フェッチ部１１４　と、命令デコード部１１３　と、命
令実行部１１２　と、バス制御部１１５　と、スタック
バス制御部１１６　と、データバス制御部１１７と、命
令バス制御部１１８　と、制御バス制御部１１９とを備
え、また主記憶部１２は、命令領域１２１　と、データ
領域１２２　と、スタック領域１２３　とを備え、ンス
テムハス１３ハ、制御ハス１３１ト、命令アドレスバス
１３２ト、命令ハス１３３ト、データアドレスバス１３
４ト、データバス１３５ト、スタックアドレスバス１３
６と、スタックバス１３７　とを備える。

すなわち、この実施例は、命令を格納する命令領域１２
１、データを格納するデータ領域１２２および局所デー
タを含むデータを格納するスタック領域１２３を有する
主記憶部１２と、この主記憶部１２にシステムバス１３
を介して接続され、命令領域１２１　。

データ領域１２２およびスタック領域１２３に対して情
報の読み書きにかかわる依頼を発行するＣＰＵ制御手段
であるＣＰＵ制御Ｂ１１１　、命令・データフェッチ部
１１４、命令デコード部１１３、命令実行部１１２を有
するＣＰＵＩＩとを備え、さらに、本発明の特徴とする
手段として、システムバス１３は、命令領域１２１のア
ドレスを指示する情報が転送される命令アドレスバス１
３２およびこの命令領域１２１に読み書きされる情報が
転送される命令バス１３３を有する第一バス系と、デー
タ領域１２２のアドレスを指示する情報が転送されるデ
ータアドレスバス１３４およびこのデータ領域１２２に
読み書きされる情報が転送されるデータバス１３５を有
する第二バス系と、スタック領域１２３のアドレスを指
示する情報が転送されるスタックアドレスバス１３６お
よびこのスタック領域１２３　に読み書きされる情報が
転送されるスタックバス１３７を有する第三バス系とを
含み、ＣＰＵＩＩは、命令アドレスバス１３２、命令ハ
ス１３３、データアドレスバス１３４、データバス１３
５、スタックアドレスバス１３６およびスタックバス１
３７を選択制御する制御手段を備える。

ここで、上記制御手段は、上記ＣＰＵ制御手段からの依
頼が命令領域１２１、データ領域１２２およびスタック
領域１２３に対する情報の読み書きのいずれにかかわる
依頼かを判別するバス制御部１１５と、上記バス系に対
応して設けろれ、そのひとつがこのバス制御部１１５の
判別結果に応じて起動され、上記依頼の種類が読み出し
依頼か書き込み依頼かを判別し、この判別した種類の依
頼をこのひとつに対応するバス系に対して実現するバス
別制御部である命令バス制御部１１８、データバス制御
部１１７およびスタックバス制御部１１６を備える。

第２図は、ＣＰＵ１１の各マシンサイクルを制御するＣ
ＰＵ制御部１１１の処理を示す。第３図は、命令・デー
タフェッチサイクルを制御する命令・データフェッチ部
１１４の処理を示す。第４図は、命令デコードサイクル
を制御する命令デコード部１１３の処理を示す。第５図
は、命令実行部１１２の処理を示す。第６図は、バス制
御部１１５の処理を示す。第７図は、スタックバス制御
部１１６の処理を示す。第８図は、データバス制御部１
１７の処理を示す。第９図は、命令バス制御部１１８の
処理を示す。第１０図は、制御バス制御部１１９の処理
を示す。

次に、この実施例の動作を第１図ないし第１０図を用い
て説明する。

ＣＰＵ制御部１１１は第２図に示すように、まず命令・
データフェッチ部１１４に命令とデータの読み込みを依
頼する（ステップ３１１）。次に、命令デコード部１１
３に命令の解読を依頼する（ステップ５１２）。最後に
、命令実行部１１２に命令の実行を依頼する（ステップ
５１３）。そして、ＣＰＵ制御部１１１はこの処理を繰
り返す。命令・データフェッチ制御部１１４は、第３図
に示すように、まずＣＰＵ制御部１１１から命令とデー
タとの読み込みを依頼される（ステップ５４１）と、バ
ス制御部１１５に命令とデータとの読み込みを依頼する
（ステップ５４２）。次に、バス制御部１１５から命令
とデータとを受は取る（ステップ５４３）と、命令デコ
ード部１１３に命令とデータとを渡す（ステップ５４４
）。

そして、命令・データフェッチサイクル制御部１１４は
この処理を繰り返す。命令デコード部１１３は、第４図
に示すように、ＣＰＵ制御部１１１から命令の解読を依
頼される（ステップ５３１）　　と、命令・データフェ
ッチ部１１４から命令とデータとを受は取る（ステップ
５３２）。そして、命令を解読（ステップ５３３）　　
Ｌ、命令実行部１１２に命令の解読結果を渡す。そして
、命令デコード部１１３はこの処理を繰り返す。命令実
行９１１２は、第５図に示すように、まずＣＰＵ制御部
１１１から命令の実行を依頼される（ステップ５２１）
と、命令デコード部１１３から命令の解読結果を受は取
る（ステップ５２２）。次に、命令を実行する（ステッ
プ５２３）。

その結果、データの読み書きが必要（ステップ５２４）
ならば、バス制御部１１５にデータの読み書きを依頼す
る（ステップ５２５）。そして、再びＣＰＵ制御部１１
１からの命令の実行の依頼を待つ（ステップ５２１）。

命令の実行の結果、データの読み書きが必要でない（ス
テップ５２４）ならば、再びＣＰＵ制御部１１１からの
命令の実行の依頼を待つ（ステップ５２１）。

バス制御部１１５は、第６図に示すように、命令・デー
タフェッチ部１１４または命令実行部１１２から命令ま
たはデータの読み書きを依頼される（ステップ５５１）
と、まずそれが命令領域１２１の命令であるかまたはデ
ータ領域１２２のデータであるかまたはスタック領域１
２３のデータであるかを判定する（ステップ５５２）。

スタック領域１２３のデータであると、スタックバス制
御９１１６と制御バス制御部１１９とに対しスタック領
域１２３のデータの読み書きを依頼する（ステップ５５
３）。そして再び命令またはデータの読み書きの依頼を
待つ（ステップ５５１）。データ領域１２２のデータで
あると、データバス制御部１１７と制御バス制御部１１
９とに対してデータ領域１２２のデータの読み書きを依
頼する。そして再び命令またはデータの読み書きの依頼
を待つ（ステップ５５１）。命令領域１２１の命令であ
ると、命令バス制御部１１８と制御バス制御部１１９と
に対し命令領域１２１の命令の読み込みを依頼する（ス
テップ５５５）。そして再び命令またはデータの読み書
きの依頼を待つ（ステップ５５１）。

スタックバス制御部１１６は、第７図に示すように、バ
ス制御部１１５からスタック領域１２３のデータの読み
書きを依頼される（ステップ５６１）と、それが読み込
み要求であるかまたは書き込み要求であるかを判定する
（ステップ５６２）。読み込み要求であると、スタック
アドレスバス１３６にスタック領域１２３のデータのア
ドレスを出力する（ステップ５６３）。そして、スタッ
ク領域１２３のデータをスタックバス１３７を経由して
入力する（ステップ５６４）。そして再びスタック領域
１２３のデータの読み書きの依頼を待つ（ステップ５６
１）。書き込み要求であると、スタックアドレスバス１
３６にスタック領域１２３のデータのアドレスを出力（
ステップ５６５）　　Ｌ、スタックバス１３７にスタッ
ク領域１２３に書き込むデータを出力する（ステップ５
６６）。そして再びスタック領域１２３のデータの読み
書きの依頼を待つ（ステップ５６１）。データバス制御
部１１７は、第８図に示すように、バス制御８１１５か
らデータ領域１２２のデータの読み書きを依頼される（
ステップ５７１）と、それが読み込み要求であるかまた
は書き込み要求であるかを判定する（ステップ５７２）
。読み込み要求であると、データアドレスバス１３４に
データ領域１２２のデータのアドレスを出力する（ステ
ップ５７３）。そして、データ領域１２２のデータをデ
ータバス１３５を経由して入力する（ステップ５７４）
。そして再びデータ領域１２２のデータの読み書きの依
頼を待つ（ステップ５７１）。書き込み要求であると、
データアドレスバス１３４　にデータ領域１２２のデー
タのアドレスを出力（ステップ５７５）シ、データバス
１３５にデータ領域１２２に書き込むデータを出力する
（ステップ５７６）。そして再びデータ領域１２２のデ
ータの読み書きの依頼を待つ（ステップ５７１）。

命令バス制御部１１８は、第９図に示すように、バス制
御部１１５から命令領域１２１の命令の読み込みを依頼
される（ステップ５８１）と、命令アドレスバス１３２
に命令領域１２１の命令のアドレスを出力する（ステッ
プ５８２）。そして、命令領域１２１の命令を命令バス
１３３を経由して人力する（ステップ５８３）。そして
再び命令領域１２１の命令の読み込みの依頼を待つ（ス
テップ５８１）。制御バス制御部１１９は、第１０図に
示すように、バス制御部１１５から主記憶部１２の読み
書きを依頼される（ステップ５９１）と、それが読み込
み要求であるかまたは書き込み要求であるかを判定する
（ステップ５９２）。

読み込み要求であると、制御バス１３１に読み込み信号
を出力（ステップ５９３）　　Ｌ、再びバス制御部１１
５からの依頼を待つ（ステップ５９１）。書き込み要求
であると、制御バス１３１に書き込み信号を出力（ステ
ップ３９４）　Ｌ、、再びバス制御部１１５からの依頼
を待つ（ステップ５９１）。

〔発明の効果〕

本発明は、以上説明したように、命令バス、データバス
およびスタックバスを分離することにより、命令領域、
データ領域およびスタック領域への読み書きを独立に行
うことができるので、バスのトラフィックを低減し、計
算機システムの性能を向上することができる効果がある
。

【図面の簡単な説明】

第１図は、本発明実施例の構成を示すブロック構成図。 第２図は、第１図のＣＰＵ制御部の処理手続きを示すフ
ローチャート。 第３図は、第１図の命令・データフェッチ部の処理手続
きを示すフローチャート。 第４図は、第１図の命令デコード部の処理手続きを示す
フローチャート。 第５図は、第１図の命令実行部の処理手続きを示すフロ
ーチ丁−ト。 第６図は、第１図のバス制御部の処理手続きを示すフロ
ーチ丁−ト。 第７図は、第１図のスタックバス制御部の処理手続きを
示すフローチャート。 第８図は、第１図のデータバス制御部の処理手続きを示
すフローチャート。 第９図は、第１図の命令バス制御部の処理手続きを示す
フローチャート。 第１０図は、第１図の制御ハス制御部の処理手続きを示
すフローチャート。 １・・・電子計算装置、１１・・・ＣＰＵ、１２・・・
主記憶部、１３・・・システムバス、１１１・・・ＣＰ
　Ｉｊ制御！、１１２・・・命令実行部、１１３・・・
命令デコード部、１１４・・・命令・データフェッチ部
、１１５・・・バス制御部、１１６・・・スタックバス
制御部、１１７・・・データバス制御部、１１８・・・
命令バス制御部、１１９・・・制御バス制御部、１２１
・・・命令領域、１２２・・・データ領域、１２３・・
・スタック領域、１３１・・・制御バス、１３２・・・
命令アドレスバス、１３３・・・命令バス、１３４・・
・データアドレスバス、１３５・・・データバス、１３
６・・・スタックアドレスバス、１３７・・・スタック
バス。

Claims (1)

1. 【特許請求の範囲】 １、命令を格納する命令領域、データを格納するデータ
   領域および局所データを含むデータを格納するスタック
   領域を有する主記憶部と、 この主記憶部にシステムバスを介して接続され、上記命
   令領域、データ領域およびスタック領域に対して情報の
   読み書きにかかわる依頼を発行するＣＰＵ制御手段を有
   するＣＰＵと を備えた電子計算装置において、 上記システムバスは、上記命令領域のアドレスを指示す
   る情報が転送される命令アドレスバスおよびこの命令領
   域に読み書きされる情報が転送される命令バスを有する
   第一バス系と、上記データ領域のアドレスを指示する情
   報が転送されるデータアドレスバスおよびこのデータ領
   域に読み書きされる情報が転送されるデータバスを有す
   る第二バス系と、上記スタック領域のアドレスを指示す
   る情報が転送されるスタックアドレスバスおよびこのス
   タック領域に読み書きされる情報が転送されるスタック
   バスを有する第三バス系とを含み、上記ＣＰＵは、上記
   命令アドレスバス、上記命令バス、上記データアドレス
   バス、上記データバス、上記スタックアドレスバスおよ
   び上記スタックバスを選択制御する制御手段を備えた ことを特徴とする電子計算装置。 ２、上記制御手段は、上記ＣＰＵ制御手段からの依頼が
   上記命令領域、データ領域およびスタック領域に対する
   情報の読み書きのいずれにかかわる依頼かを判別するバ
   ス制御部と、上記バス系に対応して設けられ、そのひと
   つがこのバス制御部の判別結果に応じて起動され、上記
   依頼の種類が読み出し依頼か書き込み依頼かを判別し、
   この判別した種類の依頼をこのひとつに対応するバス系
   に対して実現するバス別制御部を備えた手段である請求
   項１に記載の電子計算装置。