JPH08305658A

JPH08305658A - Ｉ／ｏバス

Info

Publication number: JPH08305658A
Application number: JP11152595A
Authority: JP
Inventors: Yukihiro Seki; 行宏関; Ryuichi Hattori; 隆一服部; Yasuhiro Hida; 庸博飛田; Koichi Okazawa; 宏一岡澤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-05-10
Filing date: 1995-05-10
Publication date: 1996-11-22

Abstract

(57)【要約】【目的】主メモリとＩ／Ｏデバイス間の距離を一定に保
ちつつ、Ｉ／ＯデバイスとＩ／Ｏデバイス間の距離を短
縮する。【構成】複数のプロセッサブリッジによる並列トポロジ
構成のＩ／Ｏバス間に、Ｉ／Ｏ−Ｉ／Ｏブリッジを設け
ループ構成とし、アクセス先に応じたルーティング制御
を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ワークステーション、
パーソナルコンピュータなどの小型情報装置の分野にお
ける、Ｉ／Ｏバスに関する。

【０００２】

【従来の技術】パーソナルコンピュータにおいて、Ｉ／
Ｏバスとして主流になりつつあるＰＣＩ（Peripheral C
omponent Interconnect）規格に則ったＰＣＩバスを例
にとって従来の技術を説明する。ＰＣＩバスは、プロセ
ッサバスにプロセッサ−Ｉ／Ｏブリッジを介して接続さ
れる。ただし、ＰＣＩは、３３ＭＨｚクロックでの安定
動作を保証するため、負荷数に制限を加えている。デバ
イスを負荷数１、スロットを負荷数２としてカウント
し、負荷数が１０以内に収まるように規定している。

【０００３】一つの設計例は、オンボード上に二つのＰ
ＣＩデバイスを置き、スロットを三つ設けることであ
る。この場合、ＰＣＩバスの負荷は、プロセッサ−Ｉ／
Ｏブリッジで１、二つのＰＣＩデバイスで２、三つのス
ロットで６、そして低速バスへインターフェースするた
めの低速Ｉ／Ｏブリッジ回路で１で、合計１０となる。

【０００４】あるいは、スロットを四つにし、その分オ
ンボード上のデバイスを０としてもよい。負荷は、プロ
セッサ−Ｉ／Ｏブリッジで１、四つのスロットで８、そ
して低速Ｉ／Ｏブリッジ回路で１だから、これも合計１
０となる。

【０００５】逆に見れば、これから分かる通り一つのＰ
ＣＩバスに設けることができるスロットは、最大で四つ
である。低速Ｉ／Ｏバスとして主流のＩＳＡ／ＥＩＳＡ
では、最大８スロットであるから、ＰＣＩは拡張性の面
で制約がある。

【０００６】これを解決する手段は、複数のＰＣＩバス
を設ける方法がある。具体的な方法の一つはＰＣＩバス
からＩ／Ｏ−Ｉ／Ｏブリッジを介し、バスを階層的に設
ける階層トポロジーと、もう一つは同一のプロセッサバ
スに複数のプロセッサ−Ｉ／Ｏブリッジを設け、並列に
設けるトポロジーがある。これらは、ＰＣＩＳＩＧ
（Special Interest Group）発行の"PCI System Design
Guide"などに開示されている。

【０００７】並列トポロジーにおける動作を説明する。
図４は並列トポロジーの構成例である。１はプロセッ
サ、２は主メモリ、３はプロセッサバス、４Ａと４Ｂは
第一と第二のプロセッサ−Ｉ／Ｏブリッジ、５Ａと５Ｂ
は第一と第二のＩ／Ｏバス、７Ａと７Ｂと７ＣはＩ／Ｏ
デバイス、８は低速Ｉ／Ｏブリッジ、９は低速Ｉ／Ｏバ
ス、１０はＢＩＯＳＲＯＭ、１１は不揮発性のＮＶＲ
ＡＭである。

【０００８】第一および第二のプロセッサ−Ｉ／Ｏブリ
ッジ４Ａおよび４Ｂは、それぞれプロセッサ側コンフィ
ギュレーションレジスタ１２Ａ，１２Ｂと、Ｉ／Ｏ側コ
ンフィギュレーションレジスタ１３Ａ，１３Ｂを備えて
いる。図４はそのレジスタフォーマットである。

【０００９】プロセッサ−Ｉ／Ｏブリッジ４Ａ，４Ｂ
は、図３に示すようコンフィギュレーションレジスタを
持っている。ＰＣＩ仕様では、このうち"I/O Base Addr
ess"２０と"I/O Limit"２１、および"Memory Base"２２
と"Memory Limit"２３が、どのアドレス範囲を反対側の
バスへフォワードするかを指定するためのレジスタであ
る。

【００１０】第一のプロセッサ−Ｉ／Ｏプロセッサブリ
ッジ４Ａのプロセッサ側コンフィギュレーションレジス
タ１２Ａには、第一のＩ／Ｏバス５Ａに接続されるＩ／
Ｏデバイス７Ａのアドレスを設定する。同様に、第二の
プロセッサ−Ｉ／Ｏプロセッサブリッジ４Ｂの、プロセ
ッサ側コンフィギュレーションレジスタ１２Ｂには、第
二のＩ／Ｏバス５Ｂに接続されるＩ／Ｏデバイス７Ｂ，
７Ｃのアドレスを設定する。なお、これら設定は、ＢＩ
ＯＳＲＯＭ１０に格納されているコンフィギュレーシ
ョンルーチンが、電源投入後に処理をする。

【００１１】プロセッサ１が、第一または第二のＩ／Ｏ
バス５Ａ，５Ｂ上に存在するＩ／Ｏデバイス７Ａ，７
Ｂ，７Ｃのどれかをアクセスすると、どちらかのプロセ
ッサ−Ｉ／Ｏブリッジ４Ａまたは４Ｂが応答し、どちら
かのＩ／Ｏバス５Ａまたは５Ｂのバスサイクルを起動す
る。

【００１２】第一のプロセッサ−Ｉ／Ｏブリッジ４Ａ
の、Ｉ／Ｏ側コンフィギュレーションレジスタ１３Ａに
は、主メモリ２のアドレスと第二のＩ／Ｏバス５Ｂに接
続されるＩ／Ｏデバイス７Ｂおよび７Ｃのアドレスを設
定する。同様に、第二のプロセッサ−Ｉ／Ｏブリッジ４
Ｂの、Ｉ／Ｏ側コンフィギュレーションレジスタ１３Ｂ
には、主メモリ２のアドレスと第一のＩ／Ｏバス５Ａに
接続されるＩ／Ｏデバイス７Ａのアドレスを設定する。

【００１３】第一のＩ／Ｏバス５ＡにあるＩ／Ｏデバイ
ス７Ａからのアクセスを考えてみる。もし主メモリ２に
対するアドレスを出力したなら、第一のプロセッサ−Ｉ
／Ｏブリッジ４ＡがＩ／Ｏバス５Ａのサイクルをプロセ
ッサバス３のサイクルにフォワードする。しかし、第二
のプロセッサ−Ｉ／Ｏブリッジ４Ｂのプロセッサ側コン
フィギュレーションレジスタ１２Ｂには、第二のＩ／Ｏ
バスに接続されているＩ／Ｏデバイス７Ｂ，７Ｃのアド
レスしか設定されていないから、主メモリ２のアドレス
に対しては応答しない。

【００１４】このようにして、第一のＩ／Ｏバス５Ａ上
のＩ／Ｏデバイス７Ａと主メモリ２との転送は、図４の
経路３００に示すように行われる。

【００１５】もし第一のＩ／Ｏバス５Ａ上にあるＩ／Ｏ
デバイス７Ａが、第二のＩ／Ｏバス５Ｂ上にあるＩ／Ｏ
デバイス７Ｂまたは７Ｃに対しアクセスを開始したとす
る。第一のプロセッサ−Ｉ／Ｏブリッジ４ＡがＩ／Ｏバ
ス５Ａのサイクルをプロセッサバス３のサイクルにフォ
ワードする。プロセッサバス３上に現れるアドレスは第
二のＩ／Ｏバス５Ｂ上のＩ／Ｏデバイス７Ｂまたは７Ｃ
のアドレスであるから、第二のプロセッサ−Ｉ／Ｏブリ
ッジ４Ｂはこれに応答し、プロセッサバス３のサイクル
を第二のＩ／Ｏバス５Ｂへとフォワードする。

【００１６】このようにして、第一のＩ／Ｏバス５Ａ上
のＩ／Ｏデバイス７Ａと、第二のＩ／Ｏバス５Ｂ上のデ
バイス７Ｂまたは７Ｃとの転送が、図４に示す経路３０
１に示すように行われる。

【００１７】

【発明が解決しようとする課題】ところでＩ／Ｏバス５
数が増えれば、そこに実装されるＩ／Ｏデバイス７の数
も増える。

【００１８】一般的なアダプタは、プロセッサ１からア
クセスされる受動的なＩ／Ｏデバイス７である。データ
の流れは、プロセッサ１とＩ／Ｏデバイス７間となる。

【００１９】近年増加している高機能Ｉ／Ｏデバイス７
は、自らがバスサイクルを起動するバスマスタ機能を備
えている。このタイプのＩ／Ｏデバイス７も、基本的に
は主メモリ２とデータをやりとりするためにバスマスタ
になるのであるから、データの流れで見れば、同様にプ
ロセッサバス３とＩ／Ｏデバイス７間となる。

【００２０】さらに高機能なＩ／Ｏデバイス７が実装さ
れたとき、例えば、マルチメディアにおいて、ビデオ画
像を圧縮しハードディスクなど補助記憶装置に蓄える動
作を考えてみる。

【００２１】最も単純な処理の流れは、まずビデオキャ
プチャデバイスからの画像デジタルデータを主メモリ２
におき、圧縮デバイスが主メモリ２から画像データを読
み出して処理し、圧縮データを再び主メモリ２におく。
ＳＣＳＩデバイスは主メモリ２から圧縮データを読み出
し、ハードディスクに格納する。この方法は、主メモリ
２アクセスが多いため、性能的にある限界が生じる。ビ
デオサーバのような用途には向かない。

【００２２】これを性能優先で処理するならば、ビデオ
キャプチャデバイスから直接圧縮デバイスへデータが流
せればよい。さらに、圧縮デバイスからＳＣＳＩデバイ
スへ直接データを送れれば、そのままハードディスクな
どへ蓄えることができる。すなわち、図４に示す経路３
０２のようなＩ／Ｏデバイス７−Ｉ／Ｏデバイス７転送
が行えれば、主メモリ２アクセスを大幅に削減できる。

【００２３】このようなＩ／Ｏデバイス間転送をサポー
トする高機能Ｉ／Ｏデバイス７を、先程説明した複数の
バスを持つシステムに実装した場合、次のような問題が
生じる。

【００２４】まず、図５に示す階層トポロジーでは、第
一のＩ／Ｏバス５Ａと第二のＩ／Ｏバス５Ｂとの間、す
なわち、経路３０３はＩ／Ｏ−Ｉ／Ｏブリッジ６一段だ
けであるが、プロセッサ１から第二のＩ／Ｏバス５Ｂま
で、すなわち、図５における経路３０４にはプロセッサ
−Ｉ／Ｏブリッジ４とＩ／Ｏ−Ｉ／Ｏブリッジ６の二つ
が介在する。したがって、Ｉ／Ｏデバイス７ＡとＩ／Ｏ
デバイス７Ｂまたは７Ｃ間の転送性能は問題なくとも、
プロセッサ１とＩ／Ｏデバイス７Ｂまたは７Ｃ間の転送
性能が低下する。

【００２５】図４に示した並列トポロジーでは、プロセ
ッサバス３から第一のＩ／Ｏバス５Ａと第二のＩ／Ｏバ
ス５Ｂまでの距離は、プロセッサ−Ｉ／Ｏブリッジ４Ａ
または４Ｂ一段だけであり、主メモリ２とＩ／Ｏデバイ
ス７Ａ，７Ｂ，７Ｃ、あるいはプロセッサ１とＩ／Ｏデ
バイス７Ａ，７Ｂ，７Ｃ間の転送性能には優れている。
しかし第一のＩ／Ｏバス５Ａと第二のＩ／Ｏバス５Ｂと
でのアクセスは、二つのプロセッサ−Ｉ／Ｏブリッジ４
Ａと４Ｂを介することになり（経路３０１）性能に影響
がある。

【００２６】とくにＩ／Ｏバス５Ａ，５Ｂ間の転送の際
に、プロセッサバス３を介するため、プロセッサバス３
のバンド幅の一部が使われることになり、プロセッサ１
と主メモリ２間の性能が犠牲になる恐れもある。

【００２７】本発明の目的は、このようなＩ／Ｏデバイ
ス７間のアクセスにおいて、プロセッサ１性能を低下さ
せないバストポロジ構成方式を提供することにある。

【００２８】

【課題を解決する手段】この問題を解決するには、第一
のＩ／Ｏバス５Ａと第二のＩ／Ｏバス５Ｂとの間に、両
バスを結ぶＩ／Ｏ−Ｉ／Ｏブリッジ６を挿入し、ループ
上のトポロジーを構成すればよい。こうすれば、第一の
Ｉ／Ｏバス５Ａと第二のＩ／Ｏバス５Ｂとの間のアクセ
ス時にプロセッサバス３を介さなくても済む。

【００２９】リング上トポロジーにおける具体的ルーテ
ィング制御は、ソフトウェアによって行う。

【００３０】本発明で追加するルーティングマネージャ
は、Ｉ／Ｏデバイス７の制御を行うデバイスドライバと
協調して、ルーティング制御を行う。デバイスドライバ
が、転送先をルーティングマネージャに伝える。ルーテ
ィングマネージャは、転送先を解析し、相手Ｉ／Ｏデバ
イス７が同一のＩ／Ｏバス５上にあるＩ／Ｏデバイス７
か、プロセッサバス３上の主メモリ２か、他方のＩ／Ｏ
バス５にあるＩ／Ｏデバイス７かを判断する。

【００３１】主メモリ２、あるいは同一Ｉ／Ｏバス５で
あれば、ルーティングマネージャはとくに何もしない。
転送先が他方のＩ／Ｏバス５であれば、新たに設けたＩ
／Ｏ−Ｉ／Ｏブリッジ６のコンフィギュレーションレジ
スタ１４，１５、およびプロセッサ−Ｉ／Ｏブリッジ４
のコンフィギュレーションレジスタ１２，１３の設定を
変更し、Ｉ／Ｏ−Ｉ／Ｏブリッジ６が第一のＩ／Ｏバス
５Ａから第二のＩ／Ｏバス５Ｂへのバスサイクルをフォ
ワードするように設定する。すなわち、第一のＩ／Ｏバ
ス５Ａから第二のＩ／Ｏバス５Ｂへのアクセスにおいて
は、第一のプロセッサ−Ｉ／Ｏブリッジ４Ａは応答せず
にＩ／Ｏ−Ｉ／Ｏブリッジ６を応答させることで、第一
のＩ／Ｏバス５Ａから第二のＩ／Ｏバス５Ｂへと、バス
サイクルがフォワードされる。

【００３２】同様に、第二のＩ／Ｏバス５Ｂから第一へ
のＩ／Ｏバス５Ａへも、第二のＩ／Ｏバス５Ｂに接続さ
れているプロセッサ−Ｉ／Ｏブリッジ４Ｂを応答しない
ように設定し、Ｉ／Ｏ−Ｉ／Ｏブリッジ６を応答させる
ことで、第二のＩ／Ｏバス５Ａから第一のＩ／Ｏバス５
Ｂへバスサイクルをフォワードすることができる。

【００３３】

【作用】もし第一のＩ／Ｏバス５Ａ上にあるデバイス
が、第二のＩ／Ｏバス５Ｂ上にあるＩ／Ｏデバイス７に
対し、アクセスを開始しようとしたとする。アクセス先
を指定するのはＩ／Ｏデバイス７を制御するデバイスド
ライバである。デバイスドライバは、Ｉ／Ｏデバイス７
内の制御レジスタに、転送先や転送モードなどを設定す
る。これと同時に、転送先をルーティングマネージャに
送る。

【００３４】ルーティングマネージャは、ＮＶＲＡＭ１
１に格納されているシステムのハードウェアコンフィギ
ュレーション情報を用い、転送先アドレスがどのＩ／Ｏ
バス５にあるＩ／Ｏデバイス７に対してのものかを判定
する。

【００３５】もし転送先が、第二のＩ／Ｏバス５Ｂ上の
Ｉ／Ｏデバイス７であることが分かれば、次のような処
理を行う。すなわち、第一のプロセッサ−Ｉ／Ｏブリッ
ジ４Ａの、Ｉ／Ｏ側コンフィギュレーションレジスタ１
３Ａには、主メモリ２のアドレスと第二のＩ／Ｏバス５
Ｂに接続されるＩ／Ｏデバイス７Ｂ，７Ｃのアドレスが
設定されているが、これを主メモリ２のアドレス範囲の
みに変更する。

【００３６】次にＩ／Ｏ−Ｉ／Ｏブリッジ６の、Ｉ／Ｏ
１側コンフィギュレーションレジスタ１４には、第二の
Ｉ／Ｏバス５Ｂに接続されるＩ／Ｏデバイス７Ｂ，７Ｃ
のアドレスを設定する。

【００３７】ルーティングマネージャは以上の処理を終
えた後、制御をデバイスドライバに戻す。デバイスドラ
イバは、Ｉ／Ｏデバイス７Ａの制御レジスタを操作し、
転送を開始させる。

【００３８】第一のＩ／Ｏバス５Ａ上のＩ／Ｏデバイス
７Ａが、第二のＩ／Ｏバス５Ｂ上のＩ／Ｏデバイス７Ｂ
または７Ｃのアドレスを出力すると、従来応答していた
第一のプロセッサ−Ｉ／Ｏブリッジ４Ａは、主メモリ２
アドレスのみ応答するように設定が変えられているから
応答しなくなる。一方のＩ／Ｏ−Ｉ／Ｏブリッジ６は、
第二のＩ／Ｏバス５Ｂ上のＩ／Ｏデバイス７Ｂ，７Ｃア
ドレスで応答するように設定されたから、第一のＩ／Ｏ
バス５Ａのバスサイクルを第二のＩ／Ｏバスへ５Ｂとフ
ォワードし、Ｉ／Ｏデバイス７ＡからＩ／Ｏデバイス７
Ｂまたは７Ｃ間の転送が行われることになる。

【００３９】転送が終了すれば、Ｉ／Ｏデバイス７はデ
バイスドライバに終了割り込み、あるいは終了ステータ
スビットをセットし通知する。デバイスドライバは、ル
ーティングマネージャに終了を通知し、ルーティングマ
ネージャは各ブリッジのコンフィギュレーションを、元
の状態へ復帰させる。

【００４０】以上によって、Ｉ／Ｏデバイス７から主メ
モリ２への距離が等しい並列トポロジー構成において
も、Ｉ／Ｏバス５の異なるＩ／Ｏデバイス７間の転送を
高速化することができる。

【００４１】

【実施例】以下、図面を用いて本発明を説明する。図１
は構成例を示したブロック図である。図６で説明した並
列トポロジ構成と異なるところは、Ｉ／Ｏバス５Ａ，５
Ｂ間に設けたＩ／Ｏ−Ｉ／Ｏブリッジ６である。

【００４２】また図２は、ソフトウェアおよび関連する
ハードウェアのブロック図である。１００はアプリケー
ションソフトウェア、１０１はオペレーティングシステ
ム、１０２はデバイスドライバ、１０３は本発明の特徴
であるルーティングマネージャ、１０４はＢＩＯＳであ
る。

【００４３】アプリケーションソフトウェア１００は、
データ転送をオペレーティングシステム１０１に指示す
る（２００）。たとえば、ハードディスクに格納されて
いる圧縮画像データを、伸張して画面に表示せよ。とい
ったマクロな指示である。

【００４４】オペレーティングシステム１０１は指示２
００を解釈し、いくつかの低レベルなファンクションに
分解してデバイスドライバ１０２へ指示（２０１）を出
す。例えば、アプリケーション１００がファイル名で指
示したものを、ディスクの論理セクタ番号へ変換する、
といった内容である。

【００４５】デバイスドライバ１０２は、従来の技術で
はＩ／Ｏデバイス７に対するコマンドへさらに変換し転
送の起動をかける（２０２）。ここで本発明では、２０
３のパスを設け、転送先アドレスをルーティングマネー
ジャ１０３へ通知するよう、デバイスドライバ１０２に
機能を加える（２０３）。

【００４６】ルーティングマネージャ１０３は、ＢＩＯ
Ｓ１０４に対し、コンフィギュレーション情報の取得を
求める（２０４）。ＢＩＯＳ１０４は、ＮＶＲＡＭ１１
からコンフィギュレーション情報を読み出し（２０
５）、ルーティングマネージャ１０３へ渡す（２０
６）。

【００４７】ルーティングマネージャ１０３は、コンフ
ィギュレーション情報とデバイスドライバ１０２から受
け取った転送先アドレスを照合し、転送が同一のＩ／Ｏ
バス５間か、主メモリ２間か、あるいは異なるＩ／Ｏバ
ス５間かを判定する。その結果に基づき、もし異なるＩ
／Ｏバス５間であればプロセッサ−Ｉ／Ｏブリッジ４Ａ
または４Ｂ、およびＩ／Ｏ−Ｉ／Ｏブリッジ６の、該当
するコンフィギュレーションレジスタ１２，１３，１
４，１５の設定を変更する（２０７）。

【００４８】ルーティングマネージャ１０３での設定変
更処理が終了したなら（２０８）、デバイスドライバ１
０２は各設定内容をＩ／Ｏデバイス７へ設定し、転送の
起動をかける（２０２）。

【００４９】Ｉ／Ｏデバイス７の転送終了は割り込みな
どでデバイスドライバに通知される（２０９）。デバイ
スドライバ１０２はルーティングマネージャ１０３に終
了を通知し（２１０）、ルーティングマネージャは、プ
ロセッサ−Ｉ／Ｏブリッジ４Ａまたは４Ｂ、およびＩ／
Ｏ−Ｉ／Ｏブリッジ６の、該当するコンフィギュレーシ
ョンレジスタ１２，１３，１４，１５の設定を元に戻す
（２１１）。

【００５０】しかるのちデバイスドライバ１０２は、オ
ペレーティングシステム１０１へ終了を知らせ（２１
２）、さらにアプリケーションソフトウェアに終了が知
らされる（２１３）。

【００５１】このようにして、図４の並列トポロジにお
ける経路３０１は、本発明においては図１に示す経路３
０５のように一段階ブリッジを減らすことができる。こ
れによって、ブリッジを経由することによって生じるバ
スのオーバーヘッドを減少させることができ、Ｉ／Ｏデ
バイス間の転送性能が向上する。

【００５２】また、本発明の応用例として、図１に示す
構成のままで、一方のプロセッサ−Ｉ／Ｏブリッジ回路
４Ａまたは４Ｂに故障が発生した場合でも、Ｉ／Ｏ−Ｉ
／Ｏブリッジ６と、ルーティングマネージャによって迂
回経路をとることで、故障を回避することもできる。

【００５３】また本発明の応用例として、通常はＩ／Ｏ
−Ｉ／Ｏブリッジ６を活かしておき、状況に応じプロセ
ッサ−Ｉ／Ｏブリッジをイネーブルとしてもよい。とい
うのも、プロセッサバスに対し並列にプロセッサ−Ｉ／
Ｏブリッジを複数配置した場合に、階層トポロジを前提
とするソフトウェアの互換性が保証されない場合がある
からである。

【００５４】また、Ｉ／Ｏバス５Ａと５Ｂ間で転送を行
っている際に、プロセッサバス３上でプロセッサ１と主
メモリ２とがアクセスをしてもよく、このような並行動
作をとればシステム全体の性能を向上し得る。

【００５５】以上はＩ／Ｏバス５が二つの場合で説明し
たが、三つ以上でも同様の考え方でＩ／Ｏバス５間を接
続すればよい。

【００５６】

【発明の効果】本発明を用いることによって、プロセッ
サ１および主メモリ２との距離が等しい並列トポロジの
複数Ｉ／Ｏバス５のシステムにおいて、Ｉ／Ｏバス５間
のアクセス性能を向上させることができ、またプロセッ
サバス３を介さなくてもよい転送においてプロセッサバ
ス３のバンド幅を消費することがなくなるので、プロセ
ッサ１と主メモリ２との命令フェッチ動作などの性能を
低下させることもない。

【図面の簡単な説明】

【図１】本発明の実施例を表わすブロック図。

【図２】ソフトウェア構成例を表わすブロック図。

【図３】コンフィギュレーションレジスタの構成を表す
説明図。

【図４】並列トポロジのＩ／Ｏバス構成を表すブロック
図。

【図５】階層トポロジのＩ／Ｏバス構成を表すブロック
図。

【符号の説明】

１…プロセッサ、２…主メモリ、３…プロセッサバス、４…プロセッサ−Ｉ／Ｏブリッジ、５…Ｉ／Ｏバス、６…Ｉ／Ｏ−Ｉ／Ｏブリッジ、７…Ｉ／Ｏデバイス。

───────────────────────────────────────────────────── フロントページの続き (72)発明者岡澤宏一神奈川県川崎市麻生区王禅寺1099番地株式会社日立製作所システム開発研究所内

Claims

【特許請求の範囲】

【請求項１】プロセッサバスとの間にプロセッサブリッ
ジ回路を介して接続される第一のＩ／Ｏバスと、前記プ
ロセッサバスとの間に第二のプロセッサブリッジ回路を
介して接続される第二のＩ／Ｏバスとを備えた情報処理
装置において、前記第一のＩ／Ｏバスと前記第二のＩ／Ｏバスとの間に
Ｉ／Ｏバスブリッジ回路を設け、ループ状のバストポロ
ジー構成としたことを特徴とするＩ／Ｏバス。
【請求項２】前記Ｉ／Ｏバスに接続されるＩ／Ｏデバイ
ス類を制御するデバイスドライバと、システムのコンフ
ィギュレーション情報を格納する不揮発性メモリとを備
えた情報処理装置であって、前記デバイスドライバからＩ／Ｏアダプタの転送先アド
レスを得る過程と、前記不揮発性メモリからシステムの
コンフィギュレーション情報を得る過程と、それぞれの
情報に基づき転送元と転送先のバスを判定する過程と、
異なるＩ／Ｏバスへの転送であるときはプロセッサブリ
ッジ回路およびＩ／Ｏブリッジ回路のアドレスデコード
コンフィギュレーションを変更する過程とによって、異
なる前記Ｉ／Ｏバス間の転送を前記プロセッサバスに接
続される前記プロセッサブリッジ回路を介することな
く、前記第一のＩ／Ｏバスと前記第二のＩ／Ｏバスとの
間に接続されるＩ／Ｏブリッジによってルーティングせ
しめるルーティングマネージャソフトウェアを備えた請
求項１のＩ／Ｏバス。