JPH05108200A - タイマ回路 - Google Patents
タイマ回路Info
- Publication number
- JPH05108200A JPH05108200A JP3265721A JP26572191A JPH05108200A JP H05108200 A JPH05108200 A JP H05108200A JP 3265721 A JP3265721 A JP 3265721A JP 26572191 A JP26572191 A JP 26572191A JP H05108200 A JPH05108200 A JP H05108200A
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- JP
- Japan
- Prior art keywords
- address
- timer
- circuit
- data
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- Prior art date
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Abstract
(57)【要約】
【目的】 リロード値を変更するときのCPU の負荷を軽
減し、高集積化を可能にする。 【構成】 アドレス修飾回路３からのアドレスを記憶す
るアドレスポインタ４と、アドレスポインタ４のアドレ
スが与えられ、リアルタイム出力フィールド2a、タイマ
セットフィールド2b及びアドレスフィールド2cが同一ア
ドレスに設けられている記憶回路２と、タイマセットフ
ィールド2bのデータをカウントするタイマ１とを備え
る。
減し、高集積化を可能にする。 【構成】 アドレス修飾回路３からのアドレスを記憶す
るアドレスポインタ４と、アドレスポインタ４のアドレ
スが与えられ、リアルタイム出力フィールド2a、タイマ
セットフィールド2b及びアドレスフィールド2cが同一ア
ドレスに設けられている記憶回路２と、タイマセットフ
ィールド2bのデータをカウントするタイマ１とを備え
る。
Description
【０００１】
【産業上の利用分野】本発明はタイマ回路に関し、特に
リロード値を変更するときのCPU の負荷を軽減でき、高
集積化が図れるタイマ回路を提案するものである。
リロード値を変更するときのCPU の負荷を軽減でき、高
集積化が図れるタイマ回路を提案するものである。
【０００２】
【従来の技術】図１は従来のタイマ回路の構成を示すブ
ロック図である。カウントソースからの入力によりタイ
マ１がカウントしたカウント値は比較回路8a(8b)夫々の
一入力端子に入力される。比較回路8a(8b)夫々の他入力
端子には、タイマ１のカウント値と比較すべきデータを
書込んだコンペアレジスタ7a(7b)夫々のデータが入力さ
れる。
ロック図である。カウントソースからの入力によりタイ
マ１がカウントしたカウント値は比較回路8a(8b)夫々の
一入力端子に入力される。比較回路8a(8b)夫々の他入力
端子には、タイマ１のカウント値と比較すべきデータを
書込んだコンペアレジスタ7a(7b)夫々のデータが入力さ
れる。
【０００３】タイマ１のカウント値はカウントソースか
らの入力により刻々変化し、比較回路8a,8b はタイマ１
のカウント値と、各コンペアレジスタ7a,7b のデータと
を各別に比較する。比較した結果、一致している場合
は、比較回路8a,8b から一致検出信号を出力する。
らの入力により刻々変化し、比較回路8a,8b はタイマ１
のカウント値と、各コンペアレジスタ7a,7b のデータと
を各別に比較する。比較した結果、一致している場合
は、比較回路8a,8b から一致検出信号を出力する。
【０００４】
【発明が解決しようとする課題】ところで、従来のタイ
マ回路はコンペアレジスタのデータを次々と変化させて
いく場合には、コンペアレジスタへデータを書込むCPU
の負荷が大きく、その書込み処理以外のデータ処理を高
速化できない。一方、コンペアレジスタのデータを変化
させずに、タイマのカウント値と比較すべきデータを多
数設定する場合は、そのデータ数に応じて多数のコンペ
アレジスタを必要として、タイマ回路の高集積化ができ
ないという問題がある。
マ回路はコンペアレジスタのデータを次々と変化させて
いく場合には、コンペアレジスタへデータを書込むCPU
の負荷が大きく、その書込み処理以外のデータ処理を高
速化できない。一方、コンペアレジスタのデータを変化
させずに、タイマのカウント値と比較すべきデータを多
数設定する場合は、そのデータ数に応じて多数のコンペ
アレジスタを必要として、タイマ回路の高集積化ができ
ないという問題がある。
【０００５】本発明は斯かる問題に鑑み、CPU の負荷が
小さく、高集積化できるタイマ回路を提供することを目
的とする。
小さく、高集積化できるタイマ回路を提供することを目
的とする。
【０００６】
【課題を解決するための手段】本発明に係るタイマ回路
は、タイマのカウント値に基づいて発生させる信号を格
納するリアルタイム出力フィールド、タイマにセットす
べきセットデータを格納するタイマセットフィールド及
びアドレスを格納するアドレスフィールドが同一アドレ
スに設けられている記憶回路と、アドレスを修飾するア
ドレス修飾回路と、該アドレス修飾回路で修飾したアド
レスを記憶して前記記憶回路に与えるアドレスポインタ
と、前記セットデータが与えられ、これをカウントする
タイマとを備える構成にする。
は、タイマのカウント値に基づいて発生させる信号を格
納するリアルタイム出力フィールド、タイマにセットす
べきセットデータを格納するタイマセットフィールド及
びアドレスを格納するアドレスフィールドが同一アドレ
スに設けられている記憶回路と、アドレスを修飾するア
ドレス修飾回路と、該アドレス修飾回路で修飾したアド
レスを記憶して前記記憶回路に与えるアドレスポインタ
と、前記セットデータが与えられ、これをカウントする
タイマとを備える構成にする。
【０００７】
【作用】アドレス修飾回路からアドレスポインタにアド
レスが与えられると、アドレスポインタはそのアドレス
を記憶して記憶回路に与える。そしてタイマセットフィ
ールドの同一アドレスのセットデータがタイマに与えら
れて、タイマはセットデータのカウントを開始する。タ
イマがセットデータのカウントを終了すると、リアルタ
イムフィールドの同一アドレスのデータに基づいて信号
を発生させ、アドレスフィールドの同一アドレスのその
アドレスをアドレス修飾回路に与える。アドレス修飾回
路は与えられたアドレスを修飾してアドレスポインタに
与える。これにより、タイマのカウント値と比較すべき
データを、CPUの制御によらずに変更できて、CPU の負
荷が軽減する。
レスが与えられると、アドレスポインタはそのアドレス
を記憶して記憶回路に与える。そしてタイマセットフィ
ールドの同一アドレスのセットデータがタイマに与えら
れて、タイマはセットデータのカウントを開始する。タ
イマがセットデータのカウントを終了すると、リアルタ
イムフィールドの同一アドレスのデータに基づいて信号
を発生させ、アドレスフィールドの同一アドレスのその
アドレスをアドレス修飾回路に与える。アドレス修飾回
路は与えられたアドレスを修飾してアドレスポインタに
与える。これにより、タイマのカウント値と比較すべき
データを、CPUの制御によらずに変更できて、CPU の負
荷が軽減する。
【０００８】
【実施例】以下本発明をその実施例を示す図面により詳
述する。図２は本発明に係るタイマ回路の構成を示すブ
ロック図である。CPU 10が接続されているバスライン６
は、アドレスをインクリメント又はデクリメントするア
ドレス修飾回路３と接続される。
述する。図２は本発明に係るタイマ回路の構成を示すブ
ロック図である。CPU 10が接続されているバスライン６
は、アドレスをインクリメント又はデクリメントするア
ドレス修飾回路３と接続される。
【０００９】アドレス修飾回路３で修飾されたアドレス
はアドレスポインタ４に与えられ、そのアドレスは記憶
回路２に与えられる。記憶回路２には、リアルタイム出
力フィールド2a、タイマセットフィールド2b及びアドレ
スフィールド2cを備え、それらは同一アドレスに設けら
れている。
はアドレスポインタ４に与えられ、そのアドレスは記憶
回路２に与えられる。記憶回路２には、リアルタイム出
力フィールド2a、タイマセットフィールド2b及びアドレ
スフィールド2cを備え、それらは同一アドレスに設けら
れている。
【００１０】リアルタイム出力フィールド2aのデータは
バッファBF1 を介してポートＰに与えられる。タイマセ
ットフィールド2bのセットデータはタイマ１に与えられ
る。アドレスフィールド2cのアドレスはバッファBF2 を
介してアドレス修飾回路３に与えられる。タイマ１がそ
れに与えられたセットデータのカウントを終了したとき
に出力するオーバーフロー信号５はバッファBF1 及びBF
2 の制御端子に与えられる。
バッファBF1 を介してポートＰに与えられる。タイマセ
ットフィールド2bのセットデータはタイマ１に与えられ
る。アドレスフィールド2cのアドレスはバッファBF2 を
介してアドレス修飾回路３に与えられる。タイマ１がそ
れに与えられたセットデータのカウントを終了したとき
に出力するオーバーフロー信号５はバッファBF1 及びBF
2 の制御端子に与えられる。
【００１１】次にこのように構成したタイマ回路の動作
を説明する。アドレス修飾回路３のアドレスがアドレス
ポインタ４に与えられると、アドレスポインタ４はその
アドレスを記憶して、記憶回路２に与える。そして記憶
回路２のタイマセットフィールド2bのデータがタイマ１
にセットデータとして与えられる。タイマ１はカウント
ソースの入力によりカウント値が刻々変化し、カウント
値がタイマ１のセットデータと一致したときにオーバー
フロー信号５を出力する。
を説明する。アドレス修飾回路３のアドレスがアドレス
ポインタ４に与えられると、アドレスポインタ４はその
アドレスを記憶して、記憶回路２に与える。そして記憶
回路２のタイマセットフィールド2bのデータがタイマ１
にセットデータとして与えられる。タイマ１はカウント
ソースの入力によりカウント値が刻々変化し、カウント
値がタイマ１のセットデータと一致したときにオーバー
フロー信号５を出力する。
【００１２】このオーバーフロー信号５により同一アド
レスのリアルタイム出力フィールドのデータがポートＰ
へ出力され、同時にアドレスフィールド2cの同一アドレ
スのそのアドレスがアドレス修飾回路３へ与えられ、ア
ドレス修飾回路３は与えられたアドレスを例えばインク
リメントして、インクリメントしたアドレスをアドレス
ポインタ４に与える。それによりアドレスポインタ４は
新たなアドレスを記憶して記憶回路２に与え、そのアド
レスに対応するタイマセットフィールド2bのデータをタ
イマ１に与えて、タイマ１のセットデータを更新する。
レスのリアルタイム出力フィールドのデータがポートＰ
へ出力され、同時にアドレスフィールド2cの同一アドレ
スのそのアドレスがアドレス修飾回路３へ与えられ、ア
ドレス修飾回路３は与えられたアドレスを例えばインク
リメントして、インクリメントしたアドレスをアドレス
ポインタ４に与える。それによりアドレスポインタ４は
新たなアドレスを記憶して記憶回路２に与え、そのアド
レスに対応するタイマセットフィールド2bのデータをタ
イマ１に与えて、タイマ１のセットデータを更新する。
【００１３】そして前述したようにタイマ１がオーバー
フロー信号５を出力したときに、リアルタイム出力フィ
ールド2aのデータをポートＰに出力するとともに、アド
レスフィールド2cのアドレスをアドレス修飾回路３に与
えて修飾する。そしてこのような動作を繰り返す。
フロー信号５を出力したときに、リアルタイム出力フィ
ールド2aのデータをポートＰに出力するとともに、アド
レスフィールド2cのアドレスをアドレス修飾回路３に与
えて修飾する。そしてこのような動作を繰り返す。
【００１４】このようにしてタイマ１が、それに与えら
れたセットデータのカウントを終了する都度、そのアド
レスがインクリメントされて、インクリメントされたア
ドレスを記憶回路２に与えて、タイマセットフィールド
2bのデータをタイマ１に与えるから、CPU 10の制御によ
らずにタイマ１のカウント値と比較すべきセットデータ
を次々と更新することができて、CPU 10の負荷を軽減で
きる。
れたセットデータのカウントを終了する都度、そのアド
レスがインクリメントされて、インクリメントされたア
ドレスを記憶回路２に与えて、タイマセットフィールド
2bのデータをタイマ１に与えるから、CPU 10の制御によ
らずにタイマ１のカウント値と比較すべきセットデータ
を次々と更新することができて、CPU 10の負荷を軽減で
きる。
【００１５】また、異なるデータを書込んだ多数のコン
ペアレジスタを用いる必要がないから、タイマ回路の高
集積化を図ることができる。本実施例ではアドレス修飾
回路３でアドレスをインクリメントしたが、デクリメン
トしてもよい。またインクリメント又はデクリメントす
る数値は適宜である。
ペアレジスタを用いる必要がないから、タイマ回路の高
集積化を図ることができる。本実施例ではアドレス修飾
回路３でアドレスをインクリメントしたが、デクリメン
トしてもよい。またインクリメント又はデクリメントす
る数値は適宜である。
【００１６】
【発明の効果】以上詳述したように、本発明はアドレス
ポインタが指定したアドレスに対応するタイマセットフ
ィールドのデータをタイマに与え、タイマがそれに与え
られたデータのカウントを終了したときに、アドレスフ
ィールドのアドレスをアドレス修飾回路によって修飾
し、修飾した新たなアドレスをアドレスポインタに与え
て、新たなアドレスに対応するタイマセットフィールド
のデータをタイマに与えるようにしたから、タイマに与
えるデータを、CPU の制御によらずに次々と更新でき
る。それによりCPU の負荷を軽減できる。またタイマに
与えるべき異なるデータを書込んだ多数のコンペアレジ
スタを用いる必要がないからタイマ回路の高集積化が図
れる等の優れた効果を奏する。
ポインタが指定したアドレスに対応するタイマセットフ
ィールドのデータをタイマに与え、タイマがそれに与え
られたデータのカウントを終了したときに、アドレスフ
ィールドのアドレスをアドレス修飾回路によって修飾
し、修飾した新たなアドレスをアドレスポインタに与え
て、新たなアドレスに対応するタイマセットフィールド
のデータをタイマに与えるようにしたから、タイマに与
えるデータを、CPU の制御によらずに次々と更新でき
る。それによりCPU の負荷を軽減できる。またタイマに
与えるべき異なるデータを書込んだ多数のコンペアレジ
スタを用いる必要がないからタイマ回路の高集積化が図
れる等の優れた効果を奏する。
【図１】従来のタイマ回路の構成を示すブロック図であ
る。
る。
【図２】本発明に係るタイマ回路の構成を示すブロック
図である。
図である。
１ タイマ ２ 記憶回路 ３ アドレス修飾回路 ４ アドレスポインタ ６ バスライン 10 CPU Ｐ ポート
Claims (1)
- 【請求項１】 タイマのカウント値に基づいて信号を発
生させるタイマ回路において、前記信号のデータを格納
するリアルタイム出力フィールド、前記タイマにセット
すべきセットデータを格納するタイマセットフィールド
及びアドレスを格納するアドレスフィールドが同一アド
レスに設けられている記憶回路と、前記アドレスを修飾
するアドレス修飾回路と、該アドレス修飾回路で修飾し
たアドレスを記憶して前記記憶回路に与えるアドレスポ
インタと、前記セットデータが与えられ、これをカウン
トするタイマとを備え、前記タイマがセットデータのカ
ウントを終了したときにリアルタイム出力フィールドの
データに基づいて信号を発生させるとともに、アドレス
フィールドのアドレスを修飾回路に与えてアドレスを修
飾し、修飾したアドレスを記憶回路に与えて、そのアド
レスに対応するセットデータをタイマに与えるべく構成
してあることを特徴とするタイマ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3265721A JP2694402B2 (ja) | 1991-10-15 | 1991-10-15 | タイマ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3265721A JP2694402B2 (ja) | 1991-10-15 | 1991-10-15 | タイマ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05108200A true JPH05108200A (ja) | 1993-04-30 |
| JP2694402B2 JP2694402B2 (ja) | 1997-12-24 |
Family
ID=17421087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3265721A Expired - Lifetime JP2694402B2 (ja) | 1991-10-15 | 1991-10-15 | タイマ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2694402B2 (ja) |
-
1991
- 1991-10-15 JP JP3265721A patent/JP2694402B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2694402B2 (ja) | 1997-12-24 |
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