JPH05102329A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05102329A JPH05102329A JP25762091A JP25762091A JPH05102329A JP H05102329 A JPH05102329 A JP H05102329A JP 25762091 A JP25762091 A JP 25762091A JP 25762091 A JP25762091 A JP 25762091A JP H05102329 A JPH05102329 A JP H05102329A
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Abstract
(57)【要約】 （修正有）
【目的】 塗布焼成シリコン酸化膜を用いる多層配線構
造を有する半導体装置の信頼性を高める製造方法を提供
する。 【構成】 層間絶縁膜としての塗布焼成シリコン酸化膜
形成工程を含む多層配線構造を有する半導体装置の製造
方法において、塗布焼成シリコン酸化膜１２形成工程後
の工程を３７５℃以下で処理する。例えば、第一層アル
ミ配線１０形成後、プラズマＣＶＤ法によるシリコン酸
化膜１１を着膜し、その後、塗布焼成シリコン酸化膜１
２を塗布するが、その後の工程（塗布焼成シリコン酸化
膜１２上に形成するＣＶＤ膜着膜工程、シンター工程、
パシベーション膜着膜工程等）を３７５℃以下で行う。
造を有する半導体装置の信頼性を高める製造方法を提供
する。 【構成】 層間絶縁膜としての塗布焼成シリコン酸化膜
形成工程を含む多層配線構造を有する半導体装置の製造
方法において、塗布焼成シリコン酸化膜１２形成工程後
の工程を３７５℃以下で処理する。例えば、第一層アル
ミ配線１０形成後、プラズマＣＶＤ法によるシリコン酸
化膜１１を着膜し、その後、塗布焼成シリコン酸化膜１
２を塗布するが、その後の工程（塗布焼成シリコン酸化
膜１２上に形成するＣＶＤ膜着膜工程、シンター工程、
パシベーション膜着膜工程等）を３７５℃以下で行う。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に多層配線構造を有する半導体装置の製造方法に関する
ものである。
に多層配線構造を有する半導体装置の製造方法に関する
ものである。
【０００２】
【従来の技術】従来、半導体装置の多層配線技術におけ
る問題を解決するために、例えば、特開昭６１−１０２
７５４号公報に開示されている塗布焼成シリコン酸化膜
が使用されてきた。
る問題を解決するために、例えば、特開昭６１−１０２
７５４号公報に開示されている塗布焼成シリコン酸化膜
が使用されてきた。
【０００３】図７は塗布焼成シリコン酸化膜を多層配線
工程に用いて形成した半導体装置の断面構造の一例であ
る。まず、Ｐ形シリコン基板１の表面に素子間分離を目
的としたＰ-チャンネルストッパー領域２と素子分離酸
化膜３とを通常のイオン注入法および選択酸化法を用い
て形成した後、活性領域にＭＯＳＦＥＴの構成要素とな
るゲート酸化膜４、多結晶シリコンゲート電極５、ｎ+
拡散層６をそれぞれ形成する。つづいて、第１層間絶縁
膜として、常圧ＣＶＤ法によりシリコン酸化膜７および
ほう素およびりんを含んだシリコン酸化膜８を順次着膜
した後、レジストエッチバック法により表面平坦化を行
い、通常のホトリソグラフィーとドライエッチング法を
用いてコンタクト孔９を開口し、その後第１層アルミ配
線１０を形成する。
工程に用いて形成した半導体装置の断面構造の一例であ
る。まず、Ｐ形シリコン基板１の表面に素子間分離を目
的としたＰ-チャンネルストッパー領域２と素子分離酸
化膜３とを通常のイオン注入法および選択酸化法を用い
て形成した後、活性領域にＭＯＳＦＥＴの構成要素とな
るゲート酸化膜４、多結晶シリコンゲート電極５、ｎ+
拡散層６をそれぞれ形成する。つづいて、第１層間絶縁
膜として、常圧ＣＶＤ法によりシリコン酸化膜７および
ほう素およびりんを含んだシリコン酸化膜８を順次着膜
した後、レジストエッチバック法により表面平坦化を行
い、通常のホトリソグラフィーとドライエッチング法を
用いてコンタクト孔９を開口し、その後第１層アルミ配
線１０を形成する。
【０００４】つづいて、プラズマＣＶＤ法により第１層
プラズマシリコン酸化膜１１を着膜した後、塗布焼成シ
リコン酸化膜１２をスピンコーターを用いて塗布する。
その後、プラズマＣＶＤ法により第２層プラズマシリコ
ン酸化膜１３を着膜した後、レジストエッチバック法に
より表面平坦化を行い、表面に常圧ＣＶＤ法により、り
んを含んだシリコン酸化膜１４を着膜する。つづいて、
通常のホトリソグラフィーとドライエッチング法を用い
てＶＩＡコンタクト孔１５を開口する。その後、第２層
アルミ配線１６を形成する。この後、１０％Ｈ2／Ｎ2の
フォーミングガス中で４５０℃、１５分間のシンターを
行う。つづいて、表面パシベーション膜として常圧ＣＶ
Ｄ法により、りんを含んだシリコン酸化膜１７とプラズ
マＣＶＤ法によりプラズマシリコン窒化膜１８を順次着
膜し、最後にボンディングパットを開口してプロセスを
終了する。
プラズマシリコン酸化膜１１を着膜した後、塗布焼成シ
リコン酸化膜１２をスピンコーターを用いて塗布する。
その後、プラズマＣＶＤ法により第２層プラズマシリコ
ン酸化膜１３を着膜した後、レジストエッチバック法に
より表面平坦化を行い、表面に常圧ＣＶＤ法により、り
んを含んだシリコン酸化膜１４を着膜する。つづいて、
通常のホトリソグラフィーとドライエッチング法を用い
てＶＩＡコンタクト孔１５を開口する。その後、第２層
アルミ配線１６を形成する。この後、１０％Ｈ2／Ｎ2の
フォーミングガス中で４５０℃、１５分間のシンターを
行う。つづいて、表面パシベーション膜として常圧ＣＶ
Ｄ法により、りんを含んだシリコン酸化膜１７とプラズ
マＣＶＤ法によりプラズマシリコン窒化膜１８を順次着
膜し、最後にボンディングパットを開口してプロセスを
終了する。
【０００５】前記各工程を経て製造される半導体装置は
図７の断面構造を見ればわかるように塗布焼成シリコン
酸化膜１２は第１層プラズマシリコン酸化膜１１の凹部
に優先的に溜まるため、その上の第２層プラズマシリコ
ン酸化膜１３の段差被覆性が改善され、該酸化膜１３の
平坦性が向上する。これにより、第２層アルミ配線１６
の断線短絡不良が改善される。
図７の断面構造を見ればわかるように塗布焼成シリコン
酸化膜１２は第１層プラズマシリコン酸化膜１１の凹部
に優先的に溜まるため、その上の第２層プラズマシリコ
ン酸化膜１３の段差被覆性が改善され、該酸化膜１３の
平坦性が向上する。これにより、第２層アルミ配線１６
の断線短絡不良が改善される。
【０００６】
【発明が解決しようとする課題】しかし、前記図７に示
した例のように多層配線構造を持つ半導体装置の層間絶
縁膜として塗布焼成シリコン酸化膜１２を用いた際に、
電源投入後のスタンバイリーク電流が増加したり、回路
の動作不良を引き起こし、半導体装置の製造歩留りを低
下させることがあった。
した例のように多層配線構造を持つ半導体装置の層間絶
縁膜として塗布焼成シリコン酸化膜１２を用いた際に、
電源投入後のスタンバイリーク電流が増加したり、回路
の動作不良を引き起こし、半導体装置の製造歩留りを低
下させることがあった。
【０００７】前記した不具合が生じる原因は従来は塗布
焼成シリコン酸化膜１２が電荷を持ってしまうためだと
考えられていた（例えば、ＩＥＥＥ ＶＬＳＩ Ｍｕｌ
ｔｉ−Ｌｅｖｅｌ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ
Ｃｏｎｆｅｒｅｎｃｅ ４５４頁（１９８９年）に報告
されている。）。本発明者らはこの点について鋭意検討
を重ねた結果、前記不具合の生じる原因は次のようなも
のであると推測するに至った。
焼成シリコン酸化膜１２が電荷を持ってしまうためだと
考えられていた（例えば、ＩＥＥＥ ＶＬＳＩ Ｍｕｌ
ｔｉ−Ｌｅｖｅｌ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ
Ｃｏｎｆｅｒｅｎｃｅ ４５４頁（１９８９年）に報告
されている。）。本発明者らはこの点について鋭意検討
を重ねた結果、前記不具合の生じる原因は次のようなも
のであると推測するに至った。
【０００８】すなわち、塗布焼成シリコン酸化膜１２か
ら放出される水素原子が製造工程における熱処理により
下層のシリコン酸化膜中（図７の場合はシリコン酸化膜
１１→シリコン酸化膜８→シリコン酸化膜７→シリコン
酸化膜３）を拡散して素子分離酸化膜（フィールド酸化
膜）３とシリコン基板１のＰ-チャンネルストッパー領
域２との界面に到達し、そこで正の電荷を形成すること
がある。この正の電荷が素子分離酸化膜３の中に形成さ
れると、その正の電荷の密度によってＰ-チャンネルス
トッパー領域２をＮ形に反転させ、Ｐ-チャンネルスト
ッパー領域２に寄生チャネル層が形成され、互いに隣接
するｎ+拡散層６の間に導電経路を形成することにな
る。このことが原因で、本来導電経路がない領域に導電
経路が形成され、回路の動作不良やスタンバイリーク電
流不良等を引き起こしたものであると考えられる。
ら放出される水素原子が製造工程における熱処理により
下層のシリコン酸化膜中（図７の場合はシリコン酸化膜
１１→シリコン酸化膜８→シリコン酸化膜７→シリコン
酸化膜３）を拡散して素子分離酸化膜（フィールド酸化
膜）３とシリコン基板１のＰ-チャンネルストッパー領
域２との界面に到達し、そこで正の電荷を形成すること
がある。この正の電荷が素子分離酸化膜３の中に形成さ
れると、その正の電荷の密度によってＰ-チャンネルス
トッパー領域２をＮ形に反転させ、Ｐ-チャンネルスト
ッパー領域２に寄生チャネル層が形成され、互いに隣接
するｎ+拡散層６の間に導電経路を形成することにな
る。このことが原因で、本来導電経路がない領域に導電
経路が形成され、回路の動作不良やスタンバイリーク電
流不良等を引き起こしたものであると考えられる。
【０００９】そこで、本発明は、前記した従来技術の欠
点を改良して、塗布焼成シリコン酸化膜を用いる多層配
線構造を有する半導体装置の信頼性を高める製造方法を
提供することを目的とする。
点を改良して、塗布焼成シリコン酸化膜を用いる多層配
線構造を有する半導体装置の信頼性を高める製造方法を
提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の上記目的は、次
の構成により達成される。すなわち、層間絶縁膜として
の塗布焼成シリコン酸化膜形成工程を含む多層配線構造
を有する半導体装置の製造方法において、前記塗布焼成
シリコン酸化膜形成工程後の工程を３７５℃以下で処理
する半導体装置の製造方法である。
の構成により達成される。すなわち、層間絶縁膜として
の塗布焼成シリコン酸化膜形成工程を含む多層配線構造
を有する半導体装置の製造方法において、前記塗布焼成
シリコン酸化膜形成工程後の工程を３７５℃以下で処理
する半導体装置の製造方法である。
【００１１】例えば、第一層アルミ配線形成後、プラズ
マＣＶＤ法によるシリコン酸化膜を着膜し、その後、塗
布焼成シリコン酸化膜を塗布するが、その後の工程を３
７５℃以下で行う半導体装置の製造方法である。
マＣＶＤ法によるシリコン酸化膜を着膜し、その後、塗
布焼成シリコン酸化膜を塗布するが、その後の工程を３
７５℃以下で行う半導体装置の製造方法である。
【００１２】３７５℃以下で行う工程とは、塗布焼成シ
リコン酸化膜上に形成するＣＶＤ膜着膜工程、シンター
工程、パシベーション膜着膜工程等である。
リコン酸化膜上に形成するＣＶＤ膜着膜工程、シンター
工程、パシベーション膜着膜工程等である。
【００１３】
【作用】塗布焼成シリコン酸化膜形成後の工程を３７５
℃以下で行うことで、塗布焼成シリコン酸化膜中で発生
した水素原子のシリコン酸化膜／シリコン基板界面への
拡散を抑制できる。そのため正電荷の発生を抑制し、リ
ーク電流不良の無い半導体装置を製造できる。
℃以下で行うことで、塗布焼成シリコン酸化膜中で発生
した水素原子のシリコン酸化膜／シリコン基板界面への
拡散を抑制できる。そのため正電荷の発生を抑制し、リ
ーク電流不良の無い半導体装置を製造できる。
【００１４】
【実施例】本発明の実施例を図面に基づいて詳述する。
なお、以下の実施例は本発明の一例にしか過ぎず、本発
明の範囲を逸脱しない範囲ですべての塗布焼成シリコン
酸化膜を用いる半導体装置に本発明は適用できる。
なお、以下の実施例は本発明の一例にしか過ぎず、本発
明の範囲を逸脱しない範囲ですべての塗布焼成シリコン
酸化膜を用いる半導体装置に本発明は適用できる。
【００１５】まず、最初に塗布焼成シリコン酸化膜によ
って誘起される正電荷の密度におよぼすアルミニウム電
極形成後の熱処理（シンタ）温度依存性について示す。
用いた試料の構造は図５に示すとおりである。すなわ
ち、Ｐ形シリコン基板１に１０００℃のパイロ酸化によ
り形成した熱酸化シリコン酸化膜１９を形成し、その上
に第１層プラズマＣＶＤ法によるシリコン酸化膜１１を
０．２μｍ着膜する。条件は、温度３００℃、圧力１．
２ｔｏｒｒ、ＳｉＨ4ガス流量９０ＳＣＣＭ、Ｎ2Ｏガス
流量４５００ＳＣＣＭ、ＲＦ（高周波）電力１００Ｗで
ある。
って誘起される正電荷の密度におよぼすアルミニウム電
極形成後の熱処理（シンタ）温度依存性について示す。
用いた試料の構造は図５に示すとおりである。すなわ
ち、Ｐ形シリコン基板１に１０００℃のパイロ酸化によ
り形成した熱酸化シリコン酸化膜１９を形成し、その上
に第１層プラズマＣＶＤ法によるシリコン酸化膜１１を
０．２μｍ着膜する。条件は、温度３００℃、圧力１．
２ｔｏｒｒ、ＳｉＨ4ガス流量９０ＳＣＣＭ、Ｎ2Ｏガス
流量４５００ＳＣＣＭ、ＲＦ（高周波）電力１００Ｗで
ある。
【００１６】つづいて塗布焼成シリコン酸化膜１２をス
ピンコーターにより０．２μｍ塗布し、焼成する。塗布
条件は、４０００ｒｐｍ、１５ｓｅｃ、焼成温度は３段
階で１２０℃で２分間、２５０℃で４分間、４００℃で
１５分間である。
ピンコーターにより０．２μｍ塗布し、焼成する。塗布
条件は、４０００ｒｐｍ、１５ｓｅｃ、焼成温度は３段
階で１２０℃で２分間、２５０℃で４分間、４００℃で
１５分間である。
【００１７】さらにその上に、第２層プラズマシリコン
酸化膜１３を０．２μｍ着膜する。条件は、温度３００
℃、圧力１．２ｔｏｒｒ、ＳｉＨ4ガス流量９０ＳＣＣ
Ｍ、Ｎ2Ｏガス流量４５００ＳＣＣＭ、ＲＦ電力１００
Ｗである。その後、シリコン基板表面全体にＤＣマグネ
トロンスパッタ法によりアルミニウムを着膜し、通常の
ホトリソグラフィとＨ3ＰＯ4溶液を用いたウエットエッ
チング法によりアルミ電極２０のパターニングを完了す
る。
酸化膜１３を０．２μｍ着膜する。条件は、温度３００
℃、圧力１．２ｔｏｒｒ、ＳｉＨ4ガス流量９０ＳＣＣ
Ｍ、Ｎ2Ｏガス流量４５００ＳＣＣＭ、ＲＦ電力１００
Ｗである。その後、シリコン基板表面全体にＤＣマグネ
トロンスパッタ法によりアルミニウムを着膜し、通常の
ホトリソグラフィとＨ3ＰＯ4溶液を用いたウエットエッ
チング法によりアルミ電極２０のパターニングを完了す
る。
【００１８】このように、アルミ電極２０まで形成した
試料を１０％Ｈ2／Ｎ2のフォーミングガス中で１５分
間、３００℃〜５００℃の温度範囲で熱処理（シンタ）
し、熱処理温度に対する依存性を調べた。正電荷の密度
は高周波Ｃ−Ｖ（Ｃａｐａｃｉｔａｎｃｅ−Ｖｏｌｔａ
ｇｅ）法により算出した。その結果を図６に示す。
試料を１０％Ｈ2／Ｎ2のフォーミングガス中で１５分
間、３００℃〜５００℃の温度範囲で熱処理（シンタ）
し、熱処理温度に対する依存性を調べた。正電荷の密度
は高周波Ｃ−Ｖ（Ｃａｐａｃｉｔａｎｃｅ−Ｖｏｌｔａ
ｇｅ）法により算出した。その結果を図６に示す。
【００１９】図６に示すように熱処理温度が３７５℃を
境として正電荷密度が著しく変化している。アルミ電極
２０形成後の熱処理温度を３７５℃以下にすることで、
正電荷の発生を抑制できることがわかる。これは熱処理
温度が低くなることにより、塗布焼成シリコン酸化膜か
ら放出される水素原子の拡散が抑制されるためであると
考えられる。
境として正電荷密度が著しく変化している。アルミ電極
２０形成後の熱処理温度を３７５℃以下にすることで、
正電荷の発生を抑制できることがわかる。これは熱処理
温度が低くなることにより、塗布焼成シリコン酸化膜か
ら放出される水素原子の拡散が抑制されるためであると
考えられる。
【００２０】つぎに実際の半導体装置に適用した例につ
いて示す。まず、図７で示した方法（従来法）で製造し
た半導体装置では、スタンバイリーク電流の値が約１ｍ
Ａに達する。これは塗布焼成シリコン酸化膜１２形成後
のりんを含んだシリコン酸化膜１４、およびりんを含ん
だシリコン酸化膜１７の着膜温度が４１０℃であり、第
２層アルミ配線１６形成直後に行われるシンタの温度が
４５０℃であるため（３７５℃より高い）、素子分離酸
化膜３とシリコン基板１との界面近傍に正電荷が発生
し、フィールド反転を誘起したものである。
いて示す。まず、図７で示した方法（従来法）で製造し
た半導体装置では、スタンバイリーク電流の値が約１ｍ
Ａに達する。これは塗布焼成シリコン酸化膜１２形成後
のりんを含んだシリコン酸化膜１４、およびりんを含ん
だシリコン酸化膜１７の着膜温度が４１０℃であり、第
２層アルミ配線１６形成直後に行われるシンタの温度が
４５０℃であるため（３７５℃より高い）、素子分離酸
化膜３とシリコン基板１との界面近傍に正電荷が発生
し、フィールド反転を誘起したものである。
【００２１】図１〜図４は、本発明の実施例にかかわる
半導体装置の製造方法の各工程を示す図である。以下、
順を追って説明する。
半導体装置の製造方法の各工程を示す図である。以下、
順を追って説明する。
【００２２】図１（ａ）の工程 図７で説明した方法と全く同一の方法で第１層アルミ配
線１０まで形成する。第１層アルミ配線１０は膜厚は、
０．８μｍである。
線１０まで形成する。第１層アルミ配線１０は膜厚は、
０．８μｍである。
【００２３】図１（ｂ）の工程 プラズマＣＶＤ装置内に基板を導入し、第１層プラズマ
シリコン酸化膜１１を０．５μｍ着膜する。条件は、温
度３００℃、圧力１．２ｔｏｒｒ、ＳｉＨ4ガス流量９
０ＳＣＣＭ、Ｎ2Ｏガス流量４５００ＳＣＣＭ、ＲＦ電
力１００Ｗである。
シリコン酸化膜１１を０．５μｍ着膜する。条件は、温
度３００℃、圧力１．２ｔｏｒｒ、ＳｉＨ4ガス流量９
０ＳＣＣＭ、Ｎ2Ｏガス流量４５００ＳＣＣＭ、ＲＦ電
力１００Ｗである。
【００２４】図２（ａ）の工程 塗布焼成シリコン酸化膜コーター内に図１（ｂ）に示す
工程まで終了した基板を導入し、塗布焼成シリコン酸化
膜１２を塗布、焼成する。条件は、４０００ｒｐｍ、１
５ｓｅｃ、焼成温度１２０℃で２分間、２５０℃で４分
間、４００℃で１５分間である。
工程まで終了した基板を導入し、塗布焼成シリコン酸化
膜１２を塗布、焼成する。条件は、４０００ｒｐｍ、１
５ｓｅｃ、焼成温度１２０℃で２分間、２５０℃で４分
間、４００℃で１５分間である。
【００２５】図２（ｂ）の工程 ＣＶＤ装置内に図２（ａ）に示す工程まで終了した基板
を導入し、第２層プラズマシリコン酸化膜１３を０．５
μｍ着膜する。条件は温度３００℃、圧力１．２ｔｏｒ
ｒ、ＳｉＨ4ガス流量９０ＳＣＣＭ、Ｎ2Ｏガス流量４５
００ＳＣＣＭ、ＲＦ電力１００Ｗである。つづいて、レ
ジストエッチバック法によりプラズマシリコン酸化膜１
３の表面を平坦にする。レジストをＯ2プラズマアッシ
ングにより除去した後、第３層プラズマシリコン酸化膜
２１（従来法のりんを含んだシリコン酸化膜１４に相当
する膜）を０．２μｍ着膜する。本実施例では、シリコ
ン酸化膜２１としてプラズマＣＶＤ法によるシリコン酸
化膜を用いたが、プロセス温度が３７５℃以下のＣＶＤ
法（例えば、常圧ＴＥＯＳ−Ｏ3ＣＶＤ法）によるシリ
コン酸化膜でも可能である。
を導入し、第２層プラズマシリコン酸化膜１３を０．５
μｍ着膜する。条件は温度３００℃、圧力１．２ｔｏｒ
ｒ、ＳｉＨ4ガス流量９０ＳＣＣＭ、Ｎ2Ｏガス流量４５
００ＳＣＣＭ、ＲＦ電力１００Ｗである。つづいて、レ
ジストエッチバック法によりプラズマシリコン酸化膜１
３の表面を平坦にする。レジストをＯ2プラズマアッシ
ングにより除去した後、第３層プラズマシリコン酸化膜
２１（従来法のりんを含んだシリコン酸化膜１４に相当
する膜）を０．２μｍ着膜する。本実施例では、シリコ
ン酸化膜２１としてプラズマＣＶＤ法によるシリコン酸
化膜を用いたが、プロセス温度が３７５℃以下のＣＶＤ
法（例えば、常圧ＴＥＯＳ−Ｏ3ＣＶＤ法）によるシリ
コン酸化膜でも可能である。
【００２６】図３（ａ）の工程 図２（ｂ）に示す工程まで終了した基板上にホトレジス
トを塗布、露光現像しコンタクトホールのレジストパタ
ーンを形成する。その後、基板をＲＩＥ（Ｒｅａｃｔｉ
ｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）装置内に導入し、前記
ホトレジストをマスクとして、第３層プラズマシリコン
酸化膜２１、第２層プラズマシリコン酸化膜１３、塗布
焼成シリコン酸化膜１２、第１層プラズマシリコン酸化
膜１１をエッチングする。エッチング後ホトレジストを
剥離すると、ＶＩＡコンタクト孔１５が形成される。
トを塗布、露光現像しコンタクトホールのレジストパタ
ーンを形成する。その後、基板をＲＩＥ（Ｒｅａｃｔｉ
ｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）装置内に導入し、前記
ホトレジストをマスクとして、第３層プラズマシリコン
酸化膜２１、第２層プラズマシリコン酸化膜１３、塗布
焼成シリコン酸化膜１２、第１層プラズマシリコン酸化
膜１１をエッチングする。エッチング後ホトレジストを
剥離すると、ＶＩＡコンタクト孔１５が形成される。
【００２７】図３（ｂ）の工程 アルミニュウムスパッタ装置内に図３（ａ）に示す工程
まで終了した基板を導入し、アルミ膜１６’を１．０μ
ｍ着膜する。
まで終了した基板を導入し、アルミ膜１６’を１．０μ
ｍ着膜する。
【００２８】図４（ａ）の工程 図３（ｂ）に示す工程まで終了した基板上にホトレジス
トを塗布、露光現像し、アルミ配線レジストパターンを
形成する。その後、基板をＲＩＥ（Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈｉｎｇ）装置内に導入し、前記ホトレ
ジストをマスクとして、アルミ膜１６’をエッチングす
る。エッチング後ホトレジストを剥離すると、第２層ア
ルミ配線１６が形成される。
トを塗布、露光現像し、アルミ配線レジストパターンを
形成する。その後、基板をＲＩＥ（Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈｉｎｇ）装置内に導入し、前記ホトレ
ジストをマスクとして、アルミ膜１６’をエッチングす
る。エッチング後ホトレジストを剥離すると、第２層ア
ルミ配線１６が形成される。
【００２９】図４（ｂ）の工程 シンター炉内に図４（ａ）に示す工程まで終了した基板
を導入し、加熱する。条件は、温度３７５℃、１５分
間、１０％Ｈ2／Ｎ2の雰囲気で行う。その後、プラズマ
ＣＶＤ装置内に基板を導入し、第４層プラズマシリコン
酸化膜２２を０．３μｍ着膜する。条件は、温度３００
℃、圧力１．２ｔｏｒｒ、ＳｉＨ4ガス流量９０ＳＣＣ
Ｍ、Ｎ2Ｏガス流量４５００ＳＣＣＭ、ＲＦ電力１００
Ｗである。本実施例では、シリコン酸化膜２２としてプ
ラズマＣＶＤ法によるシリコン酸化膜を用いたが、膜中
にりんを含むシリコン酸化膜およびプロセス温度が３７
５℃以下のＣＶＤ法（例えば常圧ＴＥＯＳ−Ｏ3ＣＶＤ
法）によるシリコン酸化膜でも可能である。その後、プ
ラズマＣＶＤ装置内に基板を導入し、プラズマシリコン
窒化膜１８を０．５μｍ着膜する。条件は、温度３３０
℃、圧力２．４ｔｏｒｒ、ＳｉＨ４ガス流量９０ＳＣＣ
Ｍ、ＮＨ３ガス流量２００ＳＣＣＭ、ＲＦ電力３００Ｗ
である。ボンディングワイヤーを接続するためパッド部
分を開口する。
を導入し、加熱する。条件は、温度３７５℃、１５分
間、１０％Ｈ2／Ｎ2の雰囲気で行う。その後、プラズマ
ＣＶＤ装置内に基板を導入し、第４層プラズマシリコン
酸化膜２２を０．３μｍ着膜する。条件は、温度３００
℃、圧力１．２ｔｏｒｒ、ＳｉＨ4ガス流量９０ＳＣＣ
Ｍ、Ｎ2Ｏガス流量４５００ＳＣＣＭ、ＲＦ電力１００
Ｗである。本実施例では、シリコン酸化膜２２としてプ
ラズマＣＶＤ法によるシリコン酸化膜を用いたが、膜中
にりんを含むシリコン酸化膜およびプロセス温度が３７
５℃以下のＣＶＤ法（例えば常圧ＴＥＯＳ−Ｏ3ＣＶＤ
法）によるシリコン酸化膜でも可能である。その後、プ
ラズマＣＶＤ装置内に基板を導入し、プラズマシリコン
窒化膜１８を０．５μｍ着膜する。条件は、温度３３０
℃、圧力２．４ｔｏｒｒ、ＳｉＨ４ガス流量９０ＳＣＣ
Ｍ、ＮＨ３ガス流量２００ＳＣＣＭ、ＲＦ電力３００Ｗ
である。ボンディングワイヤーを接続するためパッド部
分を開口する。
【００３０】以上に示した方法で製造した半導体装置の
スタンバイリーク電流は１０ｎＡ以下であり、従来法の
約１ｍＡに比べて約５ケタ以上低くなっている。
スタンバイリーク電流は１０ｎＡ以下であり、従来法の
約１ｍＡに比べて約５ケタ以上低くなっている。
【００３１】
【発明の効果】以上に述べたように、この発明によれ
ば、層間絶縁膜で使用する塗布焼成シリコン酸化膜形成
後の工程を３７５℃以下で処理することで正電荷の発生
を抑制することができ、それによってフィールド反転よ
り生ずるリーク電流不良を抑制できる。
ば、層間絶縁膜で使用する塗布焼成シリコン酸化膜形成
後の工程を３７５℃以下で処理することで正電荷の発生
を抑制することができ、それによってフィールド反転よ
り生ずるリーク電流不良を抑制できる。
【図１】 本発明の一実施例を示す工程断面図である。
【図２】 本発明の一実施例を示す工程断面図である。
【図３】 本発明の一実施例を示す工程断面図である。
【図４】 本発明の一実施例を示す工程断面図である。
【図５】 正電荷の密度を評価するために用いたＭＯＳ
キャパシタの断面図である。
キャパシタの断面図である。
【図６】 本発明の効果を示す正電荷のシンター温度依
存性を示す図である。
存性を示す図である。
【図７】 従来技術を示す半導体装置の断面図である。
１…Ｐ形シリコン基板、２…Ｐ-チャンネルストッパー
領域、３…素子分離酸化膜、４…ゲート酸化膜、５…多
結晶シリコンゲート電極、６…ｎ+拡散層、７…シリコ
ン酸化膜、８…ほう素およびりんを含んだシリコン酸化
膜、９…コンタクト孔、１０…第１層アルミ配線、１１
…第１層プラズマシリコン酸化膜、１２…塗布焼成シリ
コン酸化膜、１３…第２層プラズマシリコン酸化膜、１
４…りんを含んだシリコン酸化膜、１５…ＶＩＡコンタ
クト孔、１６…第２層アルミ配線、１７…りんを含んだ
シリコン酸化膜、１８…プラズマシリコン窒化膜、１９
…熱酸化シリコン酸化膜、２０…アルミ電極、２１…第
３層プラズマシリコン酸化膜、２２…第４層プラズマシ
リコン酸化膜
領域、３…素子分離酸化膜、４…ゲート酸化膜、５…多
結晶シリコンゲート電極、６…ｎ+拡散層、７…シリコ
ン酸化膜、８…ほう素およびりんを含んだシリコン酸化
膜、９…コンタクト孔、１０…第１層アルミ配線、１１
…第１層プラズマシリコン酸化膜、１２…塗布焼成シリ
コン酸化膜、１３…第２層プラズマシリコン酸化膜、１
４…りんを含んだシリコン酸化膜、１５…ＶＩＡコンタ
クト孔、１６…第２層アルミ配線、１７…りんを含んだ
シリコン酸化膜、１８…プラズマシリコン窒化膜、１９
…熱酸化シリコン酸化膜、２０…アルミ電極、２１…第
３層プラズマシリコン酸化膜、２２…第４層プラズマシ
リコン酸化膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩森 俊道 神奈川県海老名市本郷2274番地 富士ゼロ ツクス株式会社海老名事業所内 (72)発明者 井上 晃孝 神奈川県海老名市本郷2274番地 富士ゼロ ツクス株式会社海老名事業所内
Claims (1)
- 【請求項１】 層間絶縁膜としての塗布焼成シリコン酸
化膜形成工程を含む多層配線構造を有する半導体装置の
製造方法において、前記塗布焼成シリコン酸化膜形成工
程後の工程を３７５℃以下で処理することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25762091A JPH05102329A (ja) | 1991-10-04 | 1991-10-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25762091A JPH05102329A (ja) | 1991-10-04 | 1991-10-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102329A true JPH05102329A (ja) | 1993-04-23 |
Family
ID=17308790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25762091A Pending JPH05102329A (ja) | 1991-10-04 | 1991-10-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05102329A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010123972A (ja) * | 1998-02-11 | 2010-06-03 | Applied Materials Inc | 低誘電率膜の堆積処理方法、基板処理システム、デュアルダマシン構造の形成方法、およびデュアルダマシン構造 |
-
1991
- 1991-10-04 JP JP25762091A patent/JPH05102329A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010123972A (ja) * | 1998-02-11 | 2010-06-03 | Applied Materials Inc | 低誘電率膜の堆積処理方法、基板処理システム、デュアルダマシン構造の形成方法、およびデュアルダマシン構造 |
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