JPH05102298A - トレンチ充填方法及び複数のサブレイヤ接点形成方法 - Google Patents

トレンチ充填方法及び複数のサブレイヤ接点形成方法

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JPH05102298A JP4060746A JP6074692A JPH05102298A JP H05102298 A JPH05102298 A JP H05102298A JP 4060746 A JP4060746 A JP 4060746A JP 6074692 A JP6074692 A JP 6074692A JP H05102298 A JPH05102298 A JP H05102298A
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Abstract

(57)【要約】 【目的】 低温処理におけるサブレイヤ接点のため、高
アスペクト比のトレンチを充填し、且つシリコン基板に
良好に熱マッチされる最小限の粒度のトレンチ充填材料
を選ぶ。 【構成】 ドープアモルファスシリコン２９が５７０℃
未満の温度で蒸着される。非常に大きい結晶低比抵抗ポ
リシリコンへの変換は、４００℃〜５００℃の温度で数
時間の低温アニールと、約８５０℃の高温で２０秒間の
短時間のＲＴＡ処理によって達成される。２つの変換熱
処理は、浅い接合トランジスタ内の任意の重要なドープ
剤移動を防ぐために低い熱量で行われる。アニール後、
余分の低い比抵抗シリコンは化学的／機械的研磨等の技
術によって平面化される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は概して、半導体集積回路
の製作に関する。特に、化学蒸着を介してアモルファス
シリコンで深いトレンチ及び浅いトレンチを充填し、ア
モルファスシリコンを低比抵抗接点の製作のため大きい
粒度で、ほぼ単結晶のシリコンに変換するための方法に
関する。
【０００２】
【従来の技術】より一層小型の半導体集積回路への需要
が増えるにつれ、リセス酸化による絶縁或いは拡散絶縁
の不利な点を克服するため、回路の多くの機能は垂直な
側壁を有する細いトレンチに製作されてきた。その技術
において、熱酸化による不利な点を克服するためのシリ
コン基板へのトレンチの提供はよく知られている。この
技術は一般的に、ほぼ垂直な側壁を有する所定の幅の深
い溝を形成するため、シリコン基板を垂直にエッチング
できる反応性イオンエッチング（ＲＩＥ）プロセスを用
いる。次に、これらトレンチはガラス、酸化物、シリコ
ン窒化物を含む種々の誘電材料によって充填される。し
かしながらこれらの材料はトレンチ内にボイドを残す傾
向があり、特にトレンチのアスペクト比が増す、即ち、
トレンチが比較的深いときに起こりやすい。
【０００３】絶縁トレンチを充填するため非ドープ化学
蒸着（ＣＶＤ）ポリシリコンを用いることも知られてい
る。蒸着ガラスや酸化物と異なり、ＣＶＤポリシリコン
はトレンチ内にボイドを残さずに、アスペクト比４：１
〜５：１の範囲で容易にトレンチを充填する傾向があ
る。非ドープシリコンはまた、シリコン基板との膨張係
数の熱マッチ（整合）を有する利点もある。
【０００４】基板、ウエル及びサブコレクタ接点を含む
サブレイヤ接点等の他の機能は、細いトレンチに形成さ
れる。ＣＶＤポリシリコンを用いて基板接点を提供する
周知のプロセス、即ち、エピタキシャル（気相成長）シ
リコントレンチ充填プロセスは、米国特許第４、９２
４、２８４号に開示されている。このプロセスにおい
て、基板接点が形成されるトレンチは、硼珪側壁からポ
リシリコントレンチ充填へのホウ素拡散、もしくは元の
位置にあるホウ素ドープエピタキシャル層の何れかによ
って選択的にドープ（添加）される。絶縁領域として用
いられるそれらのトレンチはドープされない。エピタキ
シャルシリコンを成長させるためには高温（＞９００
℃）を必要とする。また、表面ファセッティング及び側
壁欠陥生成が上記のプロセスに問題を提示する。
【０００５】米国特許第４、９２４、２８４号に記述さ
れたポリシリコンプロセスはサブレイヤ接点のトレンチ
充填生成に一定の利点をもつ一方で、いくつかの欠点も
共有している。
【０００６】これらの欠点の殆どは、ＣＶＤポリシリコ
ン材料が蒸着されるときの粒状の特徴に関係している。
一方において、ＣＶＤプロセスを介して蒸着されるポリ
シリコンフィルムの粒度は約１００オングストロームと
比較的小さい。熱アニールプロセスが多少粒度を増すこ
とができる一方、粒界があるためにサブレイヤ接点にお
いて所望の低比抵抗を達成するのは難しい。追加のドー
プ剤は粒界で不活性になり、従って全体の面積抵抗が粒
度によりゲートされる。他方、ポリシリコンのより大き
な粒度は改良された伝導率に望ましい一方、粒度が良好
なトレンチ充填を提供するためＣＶＤプロセスの能力を
制限する。より大きな粒度はこの結果を悪化させるに過
ぎない。１００オングストローム粒度において、ＣＶＤ
ポリシリコンの粒状の特徴は、アスペクト比が４：１〜
５：１より高いトレンチの充填に否定的に影響を及ぼ
す。
【０００７】ＣＶＤポリシリコンプロセスの他の不利な
点は、蒸着プロセスにおけるプロセス温度が比較的高い
ことである。この技術の一般的なＣＶＤポリシリコンプ
ロセスは、蒸着のため６２８℃の範囲内での温度を必要
とする。後続の高温アニールは８５０℃の範囲内にあ
る。概して、低温プロセスは基板の熱サイクルの影響を
減らし、ドープ剤拡散を制御することが望ましい。
【０００８】
【発明が解決しようとする課題】従って、本発明の目的
は、比較的低温のプロセスでのサブレイヤ接点のため高
アスペクト比のトレンチを充填することである。
【０００９】本発明の他の目的は、シリコン基板に良好
に熱マッチされる最小限の粒度をもったトレンチ充填材
料を選ぶことである。
【００１０】本発明の目的は更に、単純な低温製作プロ
セスで低比抵抗サブレイヤ接点を提供することである。
【００１１】
【課題を解決するための手段と作用】これらの目的及び
他の目的は、低温アニールと後続の高温で短時間の高速
熱アニール（ＲＴＡ）プロセスによって蒸着された比較
的低温のＣＶＤドープアモルファスシリコンが、ほぼ単
結晶のシリコンに変換されることによって達成される。
【００１２】本発明に従って、元の位置にあるドープア
モルファスシリコンは５７０℃未満の温度で深く狭いト
レンチに蒸着される。非常に大きい結晶低比抵抗ポリシ
リコンへの変換は、４００℃〜５００℃での数時間の低
温アニールと、約８５０℃の高温で２０秒間の短時間の
ＲＴＡ処理によって達成される。これら２つの変換熱処
理は、浅い接合トランジスタ内の任意の重要なドープ剤
移動を防ぐために何れかが十分に低い熱量で行われる。
アニール後、トレンチ外の余分に低い比抵抗シリコンは
化学的／機械的研磨或いは反応性イオンエッチバック等
の周知の技術によって平面化される。
【００１３】また、アモルファスシリコンＣＶＤプロセ
スのトレンチ充填能力は、表面下のシリコン層に異なる
トレンチの深さでアクセスできることを示している本発
明の好ましい実施例で証明されている。特に、実質的に
垂直な壁となったトレンチのパターンを有する単結晶半
導体基板が提供され、それらのトレンチのいくつかはサ
ブコレクタの深さまでエッチング（化学腐食）され、更
にいくつかはシリコン基板の深さまでエッチングされて
いる。従って、単一蒸着によってサブコレクタとシリコ
ン基板接点がシリコン表面下の層にそれぞれの深さで形
成される。
【００１４】
【実施例】図１Ａを参照すると、Ｐ−ウエハ１０はドラ
イブイン熱処理後のＮ＋領域を形成するためヒ素を用い
てイオン注入される。続いて、シリコンは広がったＮ＋
層１１とＮ−層１３を形成するためエピタキシャル法で
成長される。次に、好ましくは熱酸化物、ＣＶＤシリコ
ン窒化物及びＣＶＤ ＴＥＯＳ ＳｉＯ2 から成るいく
つかの誘電体層１５が、トレンチマスク層１５となるよ
う蒸着される。従来のフォトレジストコーティングとフ
ォトレジストのパターン形成（図示せず）後、誘電体層
はＣＦ4 含有プラズマ中でエッチングされる。他の適し
たマスキング層とエッチングプラズマは本技術でよく知
られている。図１Ａに示されるように、フォトレジスト
がＯ2 のプラズマアッシャにより除去された後、ウエハ
は開孔部１７、１９を形成するため、Ｎ＋領域１１に達
するか僅かに越える深さまでＣｌ2 含有プラズマ中でエ
ッチングされる。
【００１５】図１Ｂに示されるように、次の工程ではサ
ブコレクタ接点となる開孔部１７がマスクオフされる。
適切な一方法は、エッチングされた構造体を形に沿って
覆うように約１５０ｎｍのＣＶＤ二酸化シリコン層２１
を蒸着することである。ウエハは、サブコレクタ接点領
域１７を保護するフォトレジストマスク２３を形成する
ために、ブロックアウトマスクを用いてパターン化され
るフォトレジストによって再度覆われる。
【００１６】結果となる構造体は図１Ｃに示されてい
る。反応性イオンエッチング（ＲＩＥ）が基板接点に対
応する開孔部１９の二酸化シリコン側壁を生成するた
め、フォトレジストマスク２３の外にＣＶＤ ＳｉＯ2
をＣＦ4 でエッチングするよう用いられるとき、フォト
レジストマスク２３はサブコレクタ領域１７を保護す
る。次に、フォトレジストマスク２３はＯ2 のアッシャ
により除去される。結果となる構造体は図１Ｃに示され
ている。
【００１７】図１Ｄに示されるように、Ｃｌ2 含有プラ
ズマはＮ＋層１１と開孔部１９のＰ−基板１０の少量を
エッチングするため用いられると共に、サブコレクタ接
点領域１７はＣＶＤ ＳｉＯ2 層２１により保護され
る。図１Ｅに示されるように、開孔部１９のトレンチ側
壁に露出されたシリコンは、１００ｎｍの薄い熱酸化物
層２５を形成するため僅かに酸化される。従って、サブ
コレクタと基板層へのトレンチが提供される。当業者ら
は、シリコン基板に垂直なトレンチをエッチングする他
の周知のプロセスが用いられることを評価するであろ
う。
【００１８】図１Ｆに描かれるように、厚さ約１００ｎ
ｍのＣＶＤ酸化物層２７が全構造体に蒸着される。次に
図１Ｇに示されるように、反応性イオンエッチングプロ
セスは２つのトレンチ１７と１９の底のＣＶＤ酸化物層
２７を、基板接点トレンチ１９の底の熱化成長酸化物層
２５を、サブコレクタ接点トレンチ１７の底の最初のマ
スキング層として用いられたＣＶＤＳｉＯ2 層２１をエ
ッチングするように適用される。このエッチング工程
は、２つの接点トレンチ領域１７と１９の底にあるシリ
コン表面を露出するために用いられる。接点領域１７と
１９の底にある自然酸化物は、アモルファスシリコン蒸
着の直前にＢＨＦ溶液で除去される。
【００１９】次は、図１Ｇに図解されるように、本発明
の最も重要な部分であるウエハは、元の位置のホウ素、
ヒ素又はリンのドープによるＣＶＤアモルファスシリコ
ン２９を厚さ約１．５ｕｍで蒸着するため、好ましくは
超高真空でＣＶＤシステムに負荷される。このアモルフ
ァスシリコンの厚さが、深さ約４〜７ｕｍ、幅約１〜
２．５ｕｍでトレンチを効果的に充填する。一般的な蒸
着条件とは、温度範囲５００〜５７０℃、圧力範囲０．
２〜２．０トル、ＳｉＨ4 中のドープ剤０．５〜５％、
ガス流速約１００ｓｃｃｍである。適切なドープ剤ソー
スガスはＰＨ3 、ＡｓＨ3 、又はＢ2 Ｈ6 を含む。ジシ
ラン等の他のシラン含有ソースガスも用いられる。次の
工程では、アモルファスシリコン膜２９が同じＣＶＤシ
ステムにおいて４５０℃で１時間高密度化される。高密
度化は、膜の密度を増加し、膜の厚さを僅かに減少する
方法と参照される。蒸着の直後、アモルファスシリコン
膜は高い割合のＨ2 原子を含んでいる。高密度化中、Ｈ
2 が膜から追い出され、シリコン原子がより高い密度で
充填される。ＣＶＤシステムの高密度化プロセスは、多
孔性Ｘ−Ｓｉファイルへの偶然のＯ2 拡散を最小限にす
るために、蒸着直後に実行されるべきである。Ｏ2 拡散
は、最終再結晶化シリコン材料の伝導率に悪影響を及ぼ
す。
【００２０】化学蒸着システムからウエハを除去した
後、アモルファスシリコン膜の結晶プロセスを継続する
ためウエハが炉に配置されて、４５０〜４８０℃の間で
数時間、例えば５時間、成形ガス又は真空アニールを受
ける。接点領域１７と１９の底にあるベアーシリコン表
面は、トレンチ充填のほぼ単結晶の格子構造体が開始さ
れるシーディング（シード添加）領域を提供する。最終
熱処理工程では、低比抵抗シリコン接点材料を入手する
ため現在ほぼ単結晶のシリコン２９におけるドープ剤を
完全に活性化させるよう、ウエハは形成ガス又は真空で
８５０℃で２０秒間、高速熱アニール（ＲＴＡ）を受け
る。窒素と水素の混合物である形成ガスは、一般的にア
ニーリングのために用いられる。ＡｒとＮ2 等の他の非
酸化性ガスもまたアニール工程中に用いられるが、酸素
と空気等のガスはシリコン膜を酸化し比抵抗を増加する
ため避けるべきである。
【００２１】図１Ｈに示されるプロセスの完了におい
て、低比抵抗ポリシリコンで被覆されたウエハがサブコ
レクタ接点３１と基板接点３３をもつ平面化構造体を達
成するため、周知の化学的／機械的研磨技術を受ける。
平面誘電層積層部１５は研磨停止層として作動する。Ｒ
ＩＥエッチバック等の他の平面化プロセスは、基板上の
余分なシリコン材料１９を除去するために用いられる。
【００２２】
【発明の効果】上記の好ましい実施例において、種々の
誘電層とそれらの好ましい厚さが与えられている。本発
明の範囲内でこれらの層の他の厚さと同様に、他の誘電
材料が用いられる。
【００２３】アモルファスシリコンでトレンチを充填す
る化学蒸着方法は、材料が蒸着されるとき粒状組織を持
たないため改良された充填能力を有する。ポリシリコン
と比較すると、表面はより一層平滑である。トレンチが
充填されると、トレンチ側壁の２つの対向する膜の間の
インタフェースはボイドを残さずに完全に閉じる。その
プロセスは、アスペクト比８：１までの良好なトレンチ
充填を達成する。これはＣＶＤポリシリコントレンチ充
填プロセスを用いて達成されるよりも非常に良い。
【００２４】アモルファスシリコンは、従来のドープポ
リシリコンＣＶＤプロセスよりもより低比抵抗のシリコ
ン材料に変換される。より大きな粒度と、このようによ
り高い伝導率は、低温結晶化とＣＶＤ蒸着ガスにおける
高いドープ剤密度との組合せによって達成される。本発
明のプロセスにおいて、約１Ｅ２０ １０20／ＣＭ3 の
高いドープ剤密度は、アモルファスシリコンの結晶化を
高め、ほぼ単結晶の材料を生成することが発見された。
膜に粒界がないため、電子担体は接点を介してより一層
自由に流れる。図２に示されるように、従来のポリシリ
コンと比較すると、全体の面積抵抗において１０のファ
クタだけ減少が達成される。
【００２５】ＣＶＤポリシリコンと比較してより低い材
料応力はまた、単結晶シリコン基板との界面の結晶化接
点材料中に粒界がないことによって達成される。
【図面の簡単な説明】
【図１】Ａ乃至Ｈは、本発明のプロセスに従って製作さ
れる、サブコレクタと基板接点を有する半導体デバイス
を表現する一部の横断面図である。
【図２】先行技術のドープポリシリコンの比抵抗に比較
して、本発明の再結晶化アモルファスシリコンの比抵抗
を示す。
【符号の説明】
１０ Ｐ−ウエハ １１ Ｎ＋層 １３ Ｎ−層 １５ 誘電体層 １７、１９ 開孔部 ２１ 二酸化シリコン層 ２３ フォトレジスタマスク ２５ 熱酸化物層 ２７ ＣＶＤ酸化物層 ２９ ＣＶＤアモルファスシリコン ３１ サブコレクタ接点 ３３ 基板接点
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年７月２８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項５
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】 また、アモルファスシリコンＣＶＤプロ
セスのトレンチ充填能力は、表面下のシリコン層に異な
るトレンチの深さでアクセスできることを示している本
発明の好ましい実施例で証明されている。特に、実質的
に垂直な壁となったトレンチのパターンを有する単結晶
半導体基板が提供され、それらのトレンチのいくつかは
サブコレクタの深さまでエッチングされ、更にいくつか
はシリコン基板の深さまでエッチングされている。従っ
て、単一蒸着によってサブコレクタとシリコン基板接点
がシリコン表面下の層にそれぞれの深さで形成される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】 次は、図１Ｇに図解されるように、本発
明の最も重要な部分であるウエハは、元の位置のホウ
素、ヒ素又はリンのドープによるＣＶＤアモルファスシ
リコン２９を厚さ約１．５ｕｍで蒸着するため、好まし
くは真空でＣＶＤシステムに負荷される。このアモルフ
ァスシリコンの厚さが、深さ約４〜７ｕｍ、幅約１〜
２．５ｕｍでトレンチを効果的に充填する。一般的な蒸
着条件とは、温度範囲５００〜５７０℃、圧力範囲０．
２〜２．０トル、ＳｉＨ4 中のドープ剤０．５〜５％、
ガス流速約１００ｓｃｃｍである。適切なドープ剤ソー
スガスはＰＨ3 、ＡｓＨ3 、又はＢ2 Ｈ6 を含む。ジシ
ラン等の他のシリコン含有ソースガスも用いられる。次
の工程では、もしプラズマが用いられるなら、アモルフ
ァスシリコン膜２９が同じＣＶＤシステムにおいて４５
０℃で１時間高密度化される。高密度化は、膜の密度を
増加し、膜の厚さを僅かに減少する方法と参照される。
プラズマ強化蒸着の直後、アモルファスシリコン膜は高
い割合のＨ2 原子を含んでいる。高密度化中、Ｈ2 が膜
から追い出され、シリコン原子がより高い密度で充填さ
れる。ＣＶＤシステムの高密度化プロセスは、多孔性Ｘ
−ＳｉフィルムへのＯ2 拡散の機会を最小限にするため
に、蒸着直後に実行されるべきである。Ｏ2 拡散は、最
終再結晶化シリコン材料の伝導率に悪影響を及ぼす。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】 化学蒸着システムからウエハを除去した
後、アモルファスシリコン膜の結晶プロセスを開始又は
継続するためウエハが炉に配置されて、４５０〜４８０
℃の間で数時間、例えば５時間、成形ガス又は真空アニ
ールを受ける。接点領域１７と１９の底にあるベアーシ
リコン表面は、トレンチ充填のほぼ単結晶の格子構造体
が開始されるシーディング（シード添加）領域を提供す
る。最終熱処理工程では、低比抵抗シリコン接点材料を
入手するため現在ほぼ単結晶のシリコン２９におけるド
ープ剤を完全に活性化させるよう、ウエハは形成ガス又
は真空で８５０℃で２０秒間、高速熱アニール（ＲＴ
Ａ）を受ける。窒素と水素の混合物である形成ガスは、
一般的にアニーリングのために用いられる。ＡｒとＮ2
等の他の非酸化性ガスもまたアニール工程中に用いられ
るが、酸素と空気等のガスはシリコン膜を酸化し比抵抗
を増加するため避けるべきである。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】 アモルファスシリコンでトレンチを充填
する化学蒸着方法は、材料が蒸着されるとき粒状組織を
持たないため改良された充填能力を有する。ポリシリコ
ンと比較すると、表面はより一層平滑である。トレンチ
が充填されると、トレンチ側壁の２つの対向する膜の間
のインタフェースはボイドを残さずに完全に閉じる。そ
のプロセスは、アスペクト比８：１の良好なトレンチ充
填を達成する。これはＣＶＤポリシリコントレンチ充填
プロセスを用いて達成されるよりも非常に良い。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 １０ Ｐ−ウエハ １１ Ｎ＋層 １３ Ｎ−層 １５ 誘電体層 １７、１９ 開孔部 ２１ 二酸化シリコン層 ２３ フォトレジストマスク ２５ 熱酸化物層 ２７ ＣＶＤ酸化物層 ２９ ＣＶＤアモルファスシリコン ３１ サブコレクタ接点 ３３ 基板接点
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エドワード カーミン フレデリツクス アメリカ合衆国22111、バージニア州マナ ツサス、ヒクマト ロード 7239 (72)発明者 ルイ ル−チエン シユー アメリカ合衆国12524、ニユーヨーク州フ イツシユキル、クロスビー コート ７ (72)発明者 デイヴイツド イー． コテツキ アメリカ合衆国12533、ニユーヨーク州ホ ープウエル ジヤンクシヨン、シルヴアン レイク ロード 37 (72)発明者 クリストフアー シー． パークス アメリカ合衆国12508、ニユーヨーク州ビ ーコン、マツキン アヴエニユー 12

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の表面に少なくとも１つのト
    レンチを充填する方法であって、 前記表面から前記半導体基板のサブレイヤ下方に延び実
    質的に垂直な側壁を有する、少なくとも１つのトレンチ
    を有する前記半導体基板の表面を化学蒸着システムに提
    供する工程と、 前記化学蒸着システムを真空排気すると共に５７０℃未
    満の温度まで加熱する工程と、 ドープされたアモルファスシリコン層を形成するため、
    シラン含有ソースガスとドープ剤ソースガスの混合物を
    前記化学蒸着システムに入れる工程と、 ドープされたほぼ単結晶のシリコン層を形成するため、
    前記ドープされたアモルファスシリコン層を５００℃未
    満の温度でアニールする工程と、 短時間で高温のアニールを介して前記ドープされたアモ
    ルファスシリコン層におけるドープ剤を活性化する工程
    と、 を含むトレンチ充填方法。
  2. 【請求項２】 平面化プロセスを介して前記ほぼ単結晶
    のシリコン層の余剰部分を除去する工程を更に含む、請
    求項１に記載のトレンチ充填方法。
  3. 【請求項３】 前記ドープ剤ソースガスがＰＨ3 、Ａｓ
    Ｈ3 及びＢ2 Ｈ6 から成る群から選択される請求項１に
    記載のトレンチ充填方法。
  4. 【請求項４】 前記注入工程直後に、上昇した温度で前
    記ドープされたアモルファスシリコンを高密度化する工
    程を更に含む、請求項１に記載のトレンチ充填方法。
  5. 【請求項５】 エッチングされて、半導体基板の少なく
    とも１つのサブレイヤに延びる垂直な壁を有する複数の
    トレンチを備える前記半導体基板の表面に、複数のサブ
    レイヤ接点を形成する方法であって、 シラン含有ソースガスとドープ剤ソースガスの混合物か
    ら、５７０℃未満の温度で化学蒸着システムにおいて前
    記表面にドープされたアモルファスシリコン層を蒸着す
    る工程と、 ドープされたほぼ単結晶のシリコン層を形成するため、
    前記ドープされたアモルファスシリコン層を５００℃未
    満の温度でアニールする工程と、 短時間で高温のアニールを介して前記ドープされたアモ
    ルファスシリコン層におけるドープ剤を活性化する工程
    と、 を含む複数のサブレイヤ接点形成方法。
  6. 【請求項６】 前記注入工程直後に、上昇した温度で前
    記ドープされたアモルファスシリコンを高密度化する工
    程を更に含む、請求項５に記載の複数のサブレイヤ接点
    形成方法。
  7. 【請求項７】 平面化プロセスを介して前記ほぼ単結晶
    のシリコン層の余剰部分を除去する工程を更に含む、請
    求項５に記載の複数のサブレイヤ接点形成方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100770460B1 (ko) * 2000-05-31 2007-10-26 인터내셔널 비지네스 머신즈 코포레이션 컨택 스터드 형성 방법
JP2018503976A (ja) * 2014-11-26 2018-02-08 日本テキサス・インスツルメンツ株式会社 ディープトレンチ充填のためのポリサンドイッチ

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05234900A (ja) * 1992-02-19 1993-09-10 Nec Corp 半導体装置の製造方法
US5399516A (en) * 1992-03-12 1995-03-21 International Business Machines Corporation Method of making shadow RAM cell having a shallow trench EEPROM
US5358884A (en) * 1992-09-11 1994-10-25 Micron Technology, Inc. Dual purpose collector contact and isolation scheme for advanced bicmos processes
US5326722A (en) * 1993-01-15 1994-07-05 United Microelectronics Corporation Polysilicon contact
DE4419074C2 (de) * 1993-06-03 1998-07-02 Micron Semiconductor Inc Verfahren zum gleichmäßigen Dotieren von polykristallinem Silizium mit halbkugelförmiger Körnung
DE59409300D1 (de) * 1993-06-23 2000-05-31 Siemens Ag Verfahren zur Herstellung von einem Isolationsgraben in einem Substrat für Smart-Power-Technologien
US6328794B1 (en) * 1993-06-26 2001-12-11 International Business Machines Corporation Method of controlling stress in a film
US5416041A (en) * 1993-09-27 1995-05-16 Siemens Aktiengesellschaft Method for producing an insulating trench in an SOI substrate
EP0661735B1 (en) * 1993-12-29 2001-03-07 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno Process for the manufacturing of integrated circuits, particularly of intelligent power semiconductor devices
JP3254072B2 (ja) * 1994-02-15 2002-02-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5620906A (en) 1994-02-28 1997-04-15 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device by introducing hydrogen ions
US6271093B1 (en) * 1994-06-30 2001-08-07 Siemens Aktiengesellschaft Methods for reducing anomalous narrow channel effect in trench-bounded buried-channel p-MOSFETs
JP2636796B2 (ja) * 1995-05-24 1997-07-30 日本電気株式会社 半導体装置の製造方法
US5759905A (en) * 1995-12-29 1998-06-02 Micron Technology, Inc. Semiconductor processing method of forming a conductively doped semiconductive material plug within a contact opening
US5888876A (en) * 1996-04-09 1999-03-30 Kabushiki Kaisha Toshiba Deep trench filling method using silicon film deposition and silicon migration
KR100244484B1 (ko) * 1997-07-02 2000-02-01 김영환 반도체소자의 제조방법
US5814547A (en) * 1997-10-06 1998-09-29 Industrial Technology Research Institute Forming different depth trenches simultaneously by microloading effect
US6025230A (en) * 1997-11-06 2000-02-15 Mageposer Semiconductor Corporation High speed MOSFET power device with enhanced ruggedness fabricated by simplified processes
JP2002505532A (ja) * 1998-03-06 2002-02-19 エーエスエム アメリカ インコーポレイテッド 高段差被覆性を伴うシリコン堆積方法
US6067680A (en) * 1998-04-29 2000-05-30 Micron Technology, Inc. Semiconductor processing method of forming a conductively doped semiconductive material plug within a contact opening
US6348393B1 (en) * 1998-08-26 2002-02-19 Agere Systems Guardian Corp. Capacitor in an integrated circuit and a method of manufacturing an integrated circuit
US6204198B1 (en) * 1998-11-24 2001-03-20 Texas Instruments Incorporated Rapid thermal annealing of doped polycrystalline silicon structures formed in a single-wafer cluster tool
US6797601B2 (en) * 1999-06-11 2004-09-28 Micron Technology, Inc. Methods for forming wordlines, transistor gates, and conductive interconnects
US6730584B2 (en) * 1999-06-15 2004-05-04 Micron Technology, Inc. Methods for forming wordlines, transistor gates, and conductive interconnects, and wordline, transistor gate, and conductive interconnect structures
JP3485081B2 (ja) * 1999-10-28 2004-01-13 株式会社デンソー 半導体基板の製造方法
US6387790B1 (en) 2000-06-23 2002-05-14 International Business Machines Corporation Conversion of amorphous layer produced during IMP Ti deposition
US6576565B1 (en) 2002-02-14 2003-06-10 Infineon Technologies, Ag RTCVD process and reactor for improved conformality and step-coverage
US7982284B2 (en) * 2006-06-28 2011-07-19 Infineon Technologies Ag Semiconductor component including an isolation structure and a contact to the substrate
US7943463B2 (en) * 2009-04-02 2011-05-17 Micron Technology, Inc. Methods of semiconductor processing involving forming doped polysilicon on undoped polysilicon
US8039326B2 (en) * 2009-08-20 2011-10-18 Globalfoundries Inc. Methods for fabricating bulk FinFET devices having deep trench isolation
CN104347346B (zh) * 2013-08-05 2017-06-06 上海华虹宏力半导体制造有限公司 不同结构的深沟槽平坦化方法
US9385187B2 (en) * 2014-04-25 2016-07-05 Texas Instruments Incorporated High breakdown N-type buried layer
US9837271B2 (en) 2014-07-18 2017-12-05 Asm Ip Holding B.V. Process for forming silicon-filled openings with a reduced occurrence of voids
US9443730B2 (en) 2014-07-18 2016-09-13 Asm Ip Holding B.V. Process for forming silicon-filled openings with a reduced occurrence of voids
US10460932B2 (en) 2017-03-31 2019-10-29 Asm Ip Holding B.V. Semiconductor device with amorphous silicon filled gaps and methods for forming

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS561542A (en) * 1979-06-19 1981-01-09 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor device
JPH01270310A (ja) * 1988-04-22 1989-10-27 Seiko Epson Corp 半導体製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3617826A (en) * 1967-11-14 1971-11-02 Sony Corp An integrated transistor with a polycrystalline contact to a buried collector region
US3730765A (en) * 1970-09-15 1973-05-01 Gen Electric Method of providing polycrystalline silicon regions in monolithic integrated circuits
US4252579A (en) * 1979-05-07 1981-02-24 International Business Machines Corporation Method for making single electrode U-MOSFET random access memory utilizing reactive ion etching and polycrystalline deposition
US4358326A (en) * 1980-11-03 1982-11-09 International Business Machines Corporation Epitaxially extended polycrystalline structures utilizing a predeposit of amorphous silicon with subsequent annealing
JPS5896751A (ja) * 1981-12-03 1983-06-08 Seiko Epson Corp 半導体装置
JPS6054453A (ja) * 1983-09-05 1985-03-28 Oki Electric Ind Co Ltd 半導体集積回路装置の製造方法
US4554728A (en) * 1984-06-27 1985-11-26 International Business Machines Corporation Simplified planarization process for polysilicon filled trenches
US4745081A (en) * 1985-10-31 1988-05-17 International Business Machines Corporation Method of trench filling
JPS6310573A (ja) * 1986-07-02 1988-01-18 Oki Electric Ind Co Ltd 半導体装置の製造方法
US4877753A (en) * 1986-12-04 1989-10-31 Texas Instruments Incorporated In situ doped polysilicon using tertiary butyl phosphine
US4931409A (en) * 1988-01-30 1990-06-05 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device having trench isolation
EP0390607B1 (en) * 1989-03-31 1998-01-07 Canon Kabushiki Kaisha Process for forming crystalline semiconductor film
JP2754701B2 (ja) * 1989-04-03 1998-05-20 株式会社明電舎 低抵抗シリコン薄膜の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS561542A (en) * 1979-06-19 1981-01-09 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor device
JPH01270310A (ja) * 1988-04-22 1989-10-27 Seiko Epson Corp 半導体製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100770460B1 (ko) * 2000-05-31 2007-10-26 인터내셔널 비지네스 머신즈 코포레이션 컨택 스터드 형성 방법
JP2018503976A (ja) * 2014-11-26 2018-02-08 日本テキサス・インスツルメンツ株式会社 ディープトレンチ充填のためのポリサンドイッチ
JP2021061432A (ja) * 2014-11-26 2021-04-15 日本テキサス・インスツルメンツ合同会社 ディープトレンチ充填のためのポリサンドイッチ

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EP0515809A2 (en) 1992-12-02
JPH0797600B2 (ja) 1995-10-18

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