JPH0496344A - フィルムキャリア構造 - Google Patents
フィルムキャリア構造Info
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- JPH0496344A JPH0496344A JP2214149A JP21414990A JPH0496344A JP H0496344 A JPH0496344 A JP H0496344A JP 2214149 A JP2214149 A JP 2214149A JP 21414990 A JP21414990 A JP 21414990A JP H0496344 A JPH0496344 A JP H0496344A
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- 239000004065 semiconductor Substances 0.000 claims abstract description 148
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- 239000000523 sample Substances 0.000 claims abstract description 46
- 238000009429 electrical wiring Methods 0.000 claims description 25
- 230000002950 deficient Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 8
- 238000010276 construction Methods 0.000 description 6
- 239000000969 carrier Substances 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000010998 test method Methods 0.000 description 3
- 238000012790 confirmation Methods 0.000 description 2
- 230000001771 impaired effect Effects 0.000 description 1
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
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- G01R1/04—Housings; Supporting members; Arrangements of terminals
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- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明は、フィルムキャリア方式の半導体集積回路装
置に係わるもので、特に半導体集積回路装置の電気的特
性試験工程において試験を容易化できるフィルムキャリ
ア構造に関する。
置に係わるもので、特に半導体集積回路装置の電気的特
性試験工程において試験を容易化できるフィルムキャリ
ア構造に関する。
(従来の技術)
フィルムキャリア方式の半導体集積回路装置は、第4図
に示すようにフィルムキャリア上に実装されている。図
において、■はフィルムキャリア(TABテープ)、2
はこのフィルムキャリアlのスプロケットホール、3は
上記フィルムキャリア1に実装された半導体集積回路装
置、4は電気的特性試験用端子群、5はインナーリード
である。
に示すようにフィルムキャリア上に実装されている。図
において、■はフィルムキャリア(TABテープ)、2
はこのフィルムキャリアlのスプロケットホール、3は
上記フィルムキャリア1に実装された半導体集積回路装
置、4は電気的特性試験用端子群、5はインナーリード
である。
このようにフィルムキャリア1上に実装された半導体集
積回路装置3に対して、バーンイン(Burn−In)
と呼ばれる初期不良除去通電試験や機能確認試験(以下
テストと略称する)等の電気的特性試験が行なわれる。
積回路装置3に対して、バーンイン(Burn−In)
と呼ばれる初期不良除去通電試験や機能確認試験(以下
テストと略称する)等の電気的特性試験が行なわれる。
この種の半導体集積回路装置における電気的特性試験に
は、例えば下記(A)、(B)のような方法が用いられ
る。
は、例えば下記(A)、(B)のような方法が用いられ
る。
(A)まず、フィルムキャリアlをバーンイン装置内に
設けられている円筒状固定部に巻き付け、各々の半導体
集積回路装置3の電気的特性試験用端子群4に、バーン
イン装置に接続された第5図に示すような探針(プロー
ブ)6を接触させて電源やクロック信号等の電気信号を
供給し、熱負荷を与えた状態で半導体集積回路装置3を
動作せしめることによりバーンインを行なう。この際、
バーンイン装置の円筒状固定部に巻き付けられるフィル
ムキャリア1の長さには限りがあるため、バーンイン装
置の規模に合わせて切断分割している。
設けられている円筒状固定部に巻き付け、各々の半導体
集積回路装置3の電気的特性試験用端子群4に、バーン
イン装置に接続された第5図に示すような探針(プロー
ブ)6を接触させて電源やクロック信号等の電気信号を
供給し、熱負荷を与えた状態で半導体集積回路装置3を
動作せしめることによりバーンインを行なう。この際、
バーンイン装置の円筒状固定部に巻き付けられるフィル
ムキャリア1の長さには限りがあるため、バーンイン装
置の規模に合わせて切断分割している。
次に、上記バーンイン時に切断分割したフィルムキャリ
アlを繋ぎ合わせてフィルムキャリアリールに巻き付け
、各々の半導体集積回路装置3に設けられた電気的特性
試験用端子群4に、ICテスターに接続されている第6
図に示すようなプローブカード7の探針8を接触させて
電源や電気信号を与え、半導体集積回路装置3の機能を
個別に順次テストする。
アlを繋ぎ合わせてフィルムキャリアリールに巻き付け
、各々の半導体集積回路装置3に設けられた電気的特性
試験用端子群4に、ICテスターに接続されている第6
図に示すようなプローブカード7の探針8を接触させて
電源や電気信号を与え、半導体集積回路装置3の機能を
個別に順次テストする。
(B)フィルムキャリアlを個々の半導体集積回路装置
3毎に切断分割し、この分割したフィルムキャリア型半
導体集積回路装置3をシステムキャリアに固定する。こ
の状態で、バーンイン ボードのソケットに挿入してバ
ーンイン装置に収納し、このバーンイン装置から上記バ
ーンイン ボードを介して電源やクロック信号等の電気
信号を供給し、熱負荷を与えた状態で半導体集積回路装
置3を動作させることによりバーンインを行なう。
3毎に切断分割し、この分割したフィルムキャリア型半
導体集積回路装置3をシステムキャリアに固定する。こ
の状態で、バーンイン ボードのソケットに挿入してバ
ーンイン装置に収納し、このバーンイン装置から上記バ
ーンイン ボードを介して電源やクロック信号等の電気
信号を供給し、熱負荷を与えた状態で半導体集積回路装
置3を動作させることによりバーンインを行なう。
このバーンイン方法は、フィルムキャリアlを用いた半
導体集積回路装置3の特徴である多端子化に対処するの
に好適なものである。その後、上記バーンイン ボード
を介して半導体集積回路装置3にテスト用の電気信号を
与え、機能をテストする。
導体集積回路装置3の特徴である多端子化に対処するの
に好適なものである。その後、上記バーンイン ボード
を介して半導体集積回路装置3にテスト用の電気信号を
与え、機能をテストする。
しかしながら、上記(A)のような試験方法では、複数
の半導体集積回路装置3に電気信号を供給することによ
るバーンイン装置の複雑化、バーンイン装置のフィルム
固定部が円筒状であることによるバーンイン装置の大型
化等の欠点がある。
の半導体集積回路装置3に電気信号を供給することによ
るバーンイン装置の複雑化、バーンイン装置のフィルム
固定部が円筒状であることによるバーンイン装置の大型
化等の欠点がある。
また、バーンイン終了後のテスト工程で、切断したフィ
ルムキャリアlを繋ぐ必要があり、テストのための操作
が煩雑になると共に効率も悪くなる。
ルムキャリアlを繋ぐ必要があり、テストのための操作
が煩雑になると共に効率も悪くなる。
しかも、電気的特性試験用端子群4とプローブカード7
の探針8の合わせずれが生ずると、テストが複数回行な
われる場合があり、テスト工期の浪費につながる。さら
に、半導体集積回路装置3が個別にテストされるので効
率も悪い欠点がある。
の探針8の合わせずれが生ずると、テストが複数回行な
われる場合があり、テスト工期の浪費につながる。さら
に、半導体集積回路装置3が個別にテストされるので効
率も悪い欠点がある。
一方、(B)試験方法の場合には、長いフィルムキャリ
アに実装されている複数の半導体集積回路装置3を各々
別個に切断分割したり、バーンイン ボードのソケット
に個々の半導体集積回路装置3を挿入固定する必要があ
り、取扱いが煩雑となってバーンイン工期が増大する欠
点がある。また、システムキャリアも必要となる。この
ように、上記(B)の方法でバーンインを行なった半導
体集積回路装置3は、フィルムキャリアlに実装されて
いるにもかかわらず、各々個別に切断され個々にテスト
される。このため、フィルムキャリア型半導体集積回路
装置の有する自動化が容易であるという利点が全く生か
されない欠点がある。
アに実装されている複数の半導体集積回路装置3を各々
別個に切断分割したり、バーンイン ボードのソケット
に個々の半導体集積回路装置3を挿入固定する必要があ
り、取扱いが煩雑となってバーンイン工期が増大する欠
点がある。また、システムキャリアも必要となる。この
ように、上記(B)の方法でバーンインを行なった半導
体集積回路装置3は、フィルムキャリアlに実装されて
いるにもかかわらず、各々個別に切断され個々にテスト
される。このため、フィルムキャリア型半導体集積回路
装置の有する自動化が容易であるという利点が全く生か
されない欠点がある。
(発明が解決しようとする課題)
上述したように従来のフィルムキャリア構造では、電気
的特性試験時に個々の半導体集積回路装置を個別に動作
させるため、電気的特性試験の効率が悪く、工期も長く
なる欠点がある。
的特性試験時に個々の半導体集積回路装置を個別に動作
させるため、電気的特性試験の効率が悪く、工期も長く
なる欠点がある。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、同時に複数の半導体集積回路
装置の電気的特性試験ができ、工期の削減、及び取扱い
の簡単化が図れ、電気的特性試験の効率を向上できるフ
ィルムキャリア構造を提供することである。
その目的とするところは、同時に複数の半導体集積回路
装置の電気的特性試験ができ、工期の削減、及び取扱い
の簡単化が図れ、電気的特性試験の効率を向上できるフ
ィルムキャリア構造を提供することである。
[発明の構成]
(課題を解決するための手段)
すなわち、この発明のフィルムキャリア構造は、フィル
ムキャリアと、このフィルムキャリアに実装された半導
体集積回路装置と、上記フィルムキャリアに設けられ、
上記半導体集積回路装置の電気的特性試験に必要な電気
信号を外部から供給あるいは外部に導出して観測するた
めの電気接続部と、上記半導体集積回路装置と上記電気
接続部との電気的な接続のための電気配線部とを具備し
ている。
ムキャリアと、このフィルムキャリアに実装された半導
体集積回路装置と、上記フィルムキャリアに設けられ、
上記半導体集積回路装置の電気的特性試験に必要な電気
信号を外部から供給あるいは外部に導出して観測するた
めの電気接続部と、上記半導体集積回路装置と上記電気
接続部との電気的な接続のための電気配線部とを具備し
ている。
そして、上記半導体集積回路装置の電気的特性試験に必
要な電気信号を外部から供給あるいは外部に導出して観
測するための電気的特性試験用のフィルム状プローブを
、上記フィルムキャリアに重ね合わせて電気的に接続す
ることにより、上記半導体集積回路装置の電気的特性試
験を行なうことを特徴とする。
要な電気信号を外部から供給あるいは外部に導出して観
測するための電気的特性試験用のフィルム状プローブを
、上記フィルムキャリアに重ね合わせて電気的に接続す
ることにより、上記半導体集積回路装置の電気的特性試
験を行なうことを特徴とする。
上記フィルム状プローブには、上記フィルムキャリアの
上記電気接続部に対応する位置に設けられる第1の電気
接続部と、電気信号を外部から供給あるいは外部に導出
して観測するための第2の電気接続部と、上記第1.第
2の電気接続部間を接続する電気配線部とが設けられ、
上記第1の電気接続部と上記フィルムキャリアの上記電
気接続部とが接触するように、このフィルム状プローブ
と上記フィルムキャリアとを重ね合わせて用いる。
上記電気接続部に対応する位置に設けられる第1の電気
接続部と、電気信号を外部から供給あるいは外部に導出
して観測するための第2の電気接続部と、上記第1.第
2の電気接続部間を接続する電気配線部とが設けられ、
上記第1の電気接続部と上記フィルムキャリアの上記電
気接続部とが接触するように、このフィルム状プローブ
と上記フィルムキャリアとを重ね合わせて用いる。
あるいは、上記フィルム状プローブには、上記電気接続
部に対応する位置に設けられる第1の電気接続部と、電
気信号を外部から供給あるいは外部に導出して観測する
ための第2の電気接続部と、上記第1.第2の電気接続
部間を接続する電気配線部と、この電気配線部に接続さ
れ上記第1の電気接続部を介して上記半導体集積回路装
置に試験用の電気信号を供給あるいは導出された電気信
号を観測するための電気的特性試験用の半導体集積回路
装置とが設けられ、上記第1の電気接続部と上記フィル
ムキャリアの上記電気接続部とが接触するように、この
フィルム状プローブと上記フィルムキャリアとを重ね合
わせて用いる。
部に対応する位置に設けられる第1の電気接続部と、電
気信号を外部から供給あるいは外部に導出して観測する
ための第2の電気接続部と、上記第1.第2の電気接続
部間を接続する電気配線部と、この電気配線部に接続さ
れ上記第1の電気接続部を介して上記半導体集積回路装
置に試験用の電気信号を供給あるいは導出された電気信
号を観測するための電気的特性試験用の半導体集積回路
装置とが設けられ、上記第1の電気接続部と上記フィル
ムキャリアの上記電気接続部とが接触するように、この
フィルム状プローブと上記フィルムキャリアとを重ね合
わせて用いる。
また、この発明のフィルムキャリア構造は、フィルムキ
ャリアと、このフィルムキャリアに実装された第1の半
導体集積回路装置と、上記フィルムキャリアに設けられ
、上記第1の半導体集積回路装置の電気的特性試験を行
なうための電気的特性試験用の第2の半導体集積回路装
置とを具備している。
ャリアと、このフィルムキャリアに実装された第1の半
導体集積回路装置と、上記フィルムキャリアに設けられ
、上記第1の半導体集積回路装置の電気的特性試験を行
なうための電気的特性試験用の第2の半導体集積回路装
置とを具備している。
(作用)
電気的特性試験用のフィルム状プローブを半導体集積回
路装置が実装されたフィルムキャリアに重ね合わせて用
いることにより、複数の半導体集積回路装置の同時動作
が可能となり、電気的特性試験の効率を向上して工期の
短縮を図れる。
路装置が実装されたフィルムキャリアに重ね合わせて用
いることにより、複数の半導体集積回路装置の同時動作
が可能となり、電気的特性試験の効率を向上して工期の
短縮を図れる。
上記電気的特性試験用のフィルムキャリアにテスト用の
半導体集積回路装置を実装すればバーンイン装置やテス
ト装置の簡素化も図れる。
半導体集積回路装置を実装すればバーンイン装置やテス
ト装置の簡素化も図れる。
半導体集積回路装置が実装されたフィルムキャリアに、
この半導体集積回路装置の電気的特性試験を行なうため
の電気的特性試験用の半導体集積回路装置を実装すれば
、複数の半導体集積回路装置の同時動作が可能となり、
電気的特性試験の効率を向上して工期の短縮を図れると
ともに、バーンイン装置やテスト装置を簡素化できる。
この半導体集積回路装置の電気的特性試験を行なうため
の電気的特性試験用の半導体集積回路装置を実装すれば
、複数の半導体集積回路装置の同時動作が可能となり、
電気的特性試験の効率を向上して工期の短縮を図れると
ともに、バーンイン装置やテスト装置を簡素化できる。
(実施例)
以下、この発明の一実施例について図面を参照して説明
する。
する。
第1図(a)は半導体集積回路装置が実装されたフィル
ムキャリアの概略図であり、第1図(b)は電気的特性
試験用のフィルムキャリア(フィルム状プローブ)の概
略図である。
ムキャリアの概略図であり、第1図(b)は電気的特性
試験用のフィルムキャリア(フィルム状プローブ)の概
略図である。
第1図(a)に示すフィルムキャリア11には、複数(
n個)の半導体集積回路装置12−1.12−2゜・・
・ 12−nが実装されている。上記半導体集積回路装
置12−1.12−2.−、12−nの各々のインナー
リード13には、選択的に配線14−1〜14−6の一
端が接続される。これらの配線14−1〜14−6の他
端には、金属や導電性ゴム等の導電性材料からなる電気
的特性試験用の電気接続部15−1〜15−6が接続さ
れる。
n個)の半導体集積回路装置12−1.12−2゜・・
・ 12−nが実装されている。上記半導体集積回路装
置12−1.12−2.−、12−nの各々のインナー
リード13には、選択的に配線14−1〜14−6の一
端が接続される。これらの配線14−1〜14−6の他
端には、金属や導電性ゴム等の導電性材料からなる電気
的特性試験用の電気接続部15−1〜15−6が接続さ
れる。
例えば上記電気接続部15−1は半導体集積回路装置1
2−1の電源vDDパッドに、接続部15−2は試験制
御用の信号入力パッドに、接続部15−3はテスト信号
入力パッドに、接続部15−4はテスト結果の信号出力
パッドに、接続部15−5はクロック信号入力パッドに
、及び接続部15−6は接地GNDバッドにそれぞれ配
線14−1〜14−6及び各々のインナーリード13を
介して接続される。
2−1の電源vDDパッドに、接続部15−2は試験制
御用の信号入力パッドに、接続部15−3はテスト信号
入力パッドに、接続部15−4はテスト結果の信号出力
パッドに、接続部15−5はクロック信号入力パッドに
、及び接続部15−6は接地GNDバッドにそれぞれ配
線14−1〜14−6及び各々のインナーリード13を
介して接続される。
一方、第1図(b)に示すフィルム状プローブの本体1
6には、上記フィルムキャリア11の電気的特性試験用
の電気接続部15−1〜15−6に対応する位置に金属
や導電性ゴム等の導電性材料からなる第1の電気接続部
17−1−17−6が設けられている。本体16の端部
には、金属や導電性ゴム等の導電性材料からなり、外部
から電源及び電気信号等を供給するための第2の電気接
続部1B−1〜1B−6が設けられ、上記第1の電気接
続部17τ1〜17Jと上記第2の電気接続部18−1
〜18−6との間が電気配線部19−1〜19−6で接
続されている。この電気配線部19−1〜19−8と上
記第1の電気接続部17−1〜17−6との間にはそれ
ぞれ、半導体集積回路装置12−1.12−2.・・・
12−nのいずれかに不良が発生した場合に、他の装置
への影響をおさえ保護を行なうための電気部品として抵
抗20−1〜20−6が挿入されている。上記第2の電
気接続部tg−tには電源VDDが印加され、接続部1
8−2には試験制御用の信号C8が入力され、接続部1
8−3にはテスト信号TSが入力され、接続部18−4
から半導体集積回路装置12−1.12−2.・・・1
2−nの出力信号O8が出力され、接続部18−5には
クロック信号φが入力され、接続部、ll+−6には接
地電位GNDが印加される。
6には、上記フィルムキャリア11の電気的特性試験用
の電気接続部15−1〜15−6に対応する位置に金属
や導電性ゴム等の導電性材料からなる第1の電気接続部
17−1−17−6が設けられている。本体16の端部
には、金属や導電性ゴム等の導電性材料からなり、外部
から電源及び電気信号等を供給するための第2の電気接
続部1B−1〜1B−6が設けられ、上記第1の電気接
続部17τ1〜17Jと上記第2の電気接続部18−1
〜18−6との間が電気配線部19−1〜19−6で接
続されている。この電気配線部19−1〜19−8と上
記第1の電気接続部17−1〜17−6との間にはそれ
ぞれ、半導体集積回路装置12−1.12−2.・・・
12−nのいずれかに不良が発生した場合に、他の装置
への影響をおさえ保護を行なうための電気部品として抵
抗20−1〜20−6が挿入されている。上記第2の電
気接続部tg−tには電源VDDが印加され、接続部1
8−2には試験制御用の信号C8が入力され、接続部1
8−3にはテスト信号TSが入力され、接続部18−4
から半導体集積回路装置12−1.12−2.・・・1
2−nの出力信号O8が出力され、接続部18−5には
クロック信号φが入力され、接続部、ll+−6には接
地電位GNDが印加される。
なお、上記フィルムキャリア11とフィルム状プローブ
の本体1Bの対応する位置には、位置合わせ用のマーク
として、切欠部21が設けられている。
の本体1Bの対応する位置には、位置合わせ用のマーク
として、切欠部21が設けられている。
そして、上記フィルムキャリア11とフィルム状プロー
ブの本体16とを上記切欠部21を合わせ基準として重
ね合わせた状態でバーンインやテスト等の電気的特性試
験を行なう。この際、フィルム状プローブlθ側の第1
の電気接続部17−1〜1フー6はそれぞれ、半導体集
積回路装置12−1.12−2.・・・、 12−nが
実装されているフィルムキャリア11側の電気接続部1
5−1〜15−6と完全に独立した状態で1対1に電気
的に接続される。この電気的な接続にあたっては、電気
接続部17−1〜17−6及び15−1〜15−8間に
それぞれ導電性ゴム等を介在させても良い。
ブの本体16とを上記切欠部21を合わせ基準として重
ね合わせた状態でバーンインやテスト等の電気的特性試
験を行なう。この際、フィルム状プローブlθ側の第1
の電気接続部17−1〜1フー6はそれぞれ、半導体集
積回路装置12−1.12−2.・・・、 12−nが
実装されているフィルムキャリア11側の電気接続部1
5−1〜15−6と完全に独立した状態で1対1に電気
的に接続される。この電気的な接続にあたっては、電気
接続部17−1〜17−6及び15−1〜15−8間に
それぞれ導電性ゴム等を介在させても良い。
上記のようにフィルムキャリア11とフィルム状プロー
ブ16を重ね合わせて第1の電気接続部17−1〜17
−6と電気接続部15−1〜15−6を電気的に接続す
ることにより、第2の電気接続部18−1〜1B−3゜
18−5.18−6から供給される電源VDD、GND
及び電気信号C8,TS、φはそれぞれ半導体集積回路
装置12−1.12−2.−、12−nに供給され、こ
れらの装置12−1.12−2.・・・、 12−nの
出力信号は電気接続部17−4から出力信号O8として
出力される。
ブ16を重ね合わせて第1の電気接続部17−1〜17
−6と電気接続部15−1〜15−6を電気的に接続す
ることにより、第2の電気接続部18−1〜1B−3゜
18−5.18−6から供給される電源VDD、GND
及び電気信号C8,TS、φはそれぞれ半導体集積回路
装置12−1.12−2.−、12−nに供給され、こ
れらの装置12−1.12−2.・・・、 12−nの
出力信号は電気接続部17−4から出力信号O8として
出力される。
次に、電気的特性試験(特にテスト)について説明する
。上記第2の電気接続部18−1〜18−6に例えばI
Cテスターを接続して電源VDD、GND及び電気信号
C8,TS、 φを与えて半導体集積回路装置12−1
.12−2.・・・、 12−nを動作させてテストを
行なう。まず、第2の電気接続部1B−1,18−6に
電源VDD、GNDを印加した状態で、接続部18−2
に試験制御用の信号C8を供給することにより、各半導
体集積回路装置12−1.12−2.・・・、 12−
nにテスト開始の起動を掛ける。この時、接続部18−
3からテスト用の入力信号TSを供給し、接続部18−
5からクロック信号φを供給する。これによって、各半
導体集積回路装置12−1.12−2.・・・、 12
−nには、第2の電気接続部18−1〜18−3.18
−5.18−6から電気配線部19−1〜19−3.1
9−5.19−13、抵抗20−1〜20−3.20−
5.20−6、第1の電気接続部17−1〜17−3゜
17−5.17−8、フィルムキャリア11の電気接続
部15−1〜15−3.15−5.15−6、配線14
−1〜14−3.14−5゜14−6、及びインナーリ
ード13を介して電源V DD。
。上記第2の電気接続部18−1〜18−6に例えばI
Cテスターを接続して電源VDD、GND及び電気信号
C8,TS、 φを与えて半導体集積回路装置12−1
.12−2.・・・、 12−nを動作させてテストを
行なう。まず、第2の電気接続部1B−1,18−6に
電源VDD、GNDを印加した状態で、接続部18−2
に試験制御用の信号C8を供給することにより、各半導
体集積回路装置12−1.12−2.・・・、 12−
nにテスト開始の起動を掛ける。この時、接続部18−
3からテスト用の入力信号TSを供給し、接続部18−
5からクロック信号φを供給する。これによって、各半
導体集積回路装置12−1.12−2.・・・、 12
−nには、第2の電気接続部18−1〜18−3.18
−5.18−6から電気配線部19−1〜19−3.1
9−5.19−13、抵抗20−1〜20−3.20−
5.20−6、第1の電気接続部17−1〜17−3゜
17−5.17−8、フィルムキャリア11の電気接続
部15−1〜15−3.15−5.15−6、配線14
−1〜14−3.14−5゜14−6、及びインナーリ
ード13を介して電源V DD。
GND及びテスト用の電気信号CS、TS、 φが与
えられ、これらの装置12−1.12−2. ・12−
nが動作する。この動作の結果得られた半導体集積回路
装置12−1.12−2.−、12−nの出力信号OS
は、インナーリード13、配線14−4、電気接続部1
5−4、フィルム状プローブ16の第1の電気接続部1
7−4、抵抗20−4、電気配線部19−4、及び第2
の電気接続部18−4を介して外部へ出力される。この
第2の電気接続部18−4から出力される信号をICテ
スター等で判断することにより、半導体集積回路装置1
2−1.12−2.−、12−nの良否を判定する。
えられ、これらの装置12−1.12−2. ・12−
nが動作する。この動作の結果得られた半導体集積回路
装置12−1.12−2.−、12−nの出力信号OS
は、インナーリード13、配線14−4、電気接続部1
5−4、フィルム状プローブ16の第1の電気接続部1
7−4、抵抗20−4、電気配線部19−4、及び第2
の電気接続部18−4を介して外部へ出力される。この
第2の電気接続部18−4から出力される信号をICテ
スター等で判断することにより、半導体集積回路装置1
2−1.12−2.−、12−nの良否を判定する。
なお、上述したのはテスト方法についてであるが、バー
ンイン時にも同様にフィルムキャリア11とフィルム状
プローブ16を重ね合わせた状態でバーンイン装置内に
収納し、上記第2の電気接続部18−1〜1B−3,1
8−5,18−6を介して電源V DD。
ンイン時にも同様にフィルムキャリア11とフィルム状
プローブ16を重ね合わせた状態でバーンイン装置内に
収納し、上記第2の電気接続部18−1〜1B−3,1
8−5,18−6を介して電源V DD。
GND及び電気信号CS、TS、 φを供給して、熱
負荷を与えた状態で半導体集積回路装置12−1゜12
−2.・・・、 12−nを動作させれば良い。この際
、第2の電気接続部18−4から出力される信号O8は
観測しなくてもよい。
負荷を与えた状態で半導体集積回路装置12−1゜12
−2.・・・、 12−nを動作させれば良い。この際
、第2の電気接続部18−4から出力される信号O8は
観測しなくてもよい。
上記第1図(a)に示したようなフィルムキャリア構造
を採用し、且つ第1図(b)に示すようなフィルム状プ
ローブを重ね合わせてバーンインやテストなどの電気的
特性試験を行なえば、下記(A)〜(F)のような効果
が得られる。
を採用し、且つ第1図(b)に示すようなフィルム状プ
ローブを重ね合わせてバーンインやテストなどの電気的
特性試験を行なえば、下記(A)〜(F)のような効果
が得られる。
(A)複数個の半導体集積回路装置12−1.12−2
゜・・・、 12−nを同時に動作させて電気的特性試
験を行なうことができるので、試験工期及び試験工費が
大幅に削減できる。
゜・・・、 12−nを同時に動作させて電気的特性試
験を行なうことができるので、試験工期及び試験工費が
大幅に削減できる。
(B)バーンイン工程において、・各々の半導体集積回
路装置に対して電源や電気信号を与える必要がなく、1
箇所に集中して設けられた電気接続部18−1−18−
8に電源及び電気信号を供給すれば、複数の半導体集積
回路装置12−1.12−2.・・・、 12−nに供
給できるので、バーンイン装置の簡単化ができる。また
、バーンイン装置に収納する際、フィルム固定部が円筒
状である必要はなく、種々の形態で収納できるのでバー
ンイン装置の小型化も図れる。
路装置に対して電源や電気信号を与える必要がなく、1
箇所に集中して設けられた電気接続部18−1−18−
8に電源及び電気信号を供給すれば、複数の半導体集積
回路装置12−1.12−2.・・・、 12−nに供
給できるので、バーンイン装置の簡単化ができる。また
、バーンイン装置に収納する際、フィルム固定部が円筒
状である必要はなく、種々の形態で収納できるのでバー
ンイン装置の小型化も図れる。
(C)バーンイン終了後のテスト工程で、切断したフィ
ルムキャリアを繋ぐ必要がなく、電気的特性試験用端子
群とプローブカードの探針の合わせずれが生ずる心配も
ない。システムキャリアへの取り付けが不要であり、バ
ーンイン ボードのソケットに個々の半導体集積回路装
置を挿入固定する必要もないので、取扱いが簡単で煩雑
な取扱いの管理も低減できる。この点からもテスト工期
の短縮が図れる。
ルムキャリアを繋ぐ必要がなく、電気的特性試験用端子
群とプローブカードの探針の合わせずれが生ずる心配も
ない。システムキャリアへの取り付けが不要であり、バ
ーンイン ボードのソケットに個々の半導体集積回路装
置を挿入固定する必要もないので、取扱いが簡単で煩雑
な取扱いの管理も低減できる。この点からもテスト工期
の短縮が図れる。
(f))フィルム状プローブは、電気部品が少ないので
信頼性が高く何度も使用できる。しかも、半導体集積回
路装置12−1.12−2.・・・、 ’12−nが実
装されたフィルムキャリアll側の電気接続部15−1
〜15−6を形成する位置とフィルム状プローブ16側
の第1.第2の電気接続部17−1−17−6、18−
1〜18−6を形成する位置を標準化すれば、各種のフ
ィルムキャリアに実装された各種の半導体集積回路装置
のテスト及びバーンインを共通の装置で実現できるとと
もに、共通のフィルム状プローブを使用することができ
る。
信頼性が高く何度も使用できる。しかも、半導体集積回
路装置12−1.12−2.・・・、 ’12−nが実
装されたフィルムキャリアll側の電気接続部15−1
〜15−6を形成する位置とフィルム状プローブ16側
の第1.第2の電気接続部17−1−17−6、18−
1〜18−6を形成する位置を標準化すれば、各種のフ
ィルムキャリアに実装された各種の半導体集積回路装置
のテスト及びバーンインを共通の装置で実現できるとと
もに、共通のフィルム状プローブを使用することができ
る。
(E)フィルムキャリア11に実装された半導体集積回
路装置12−1.12−2.・・・12−nをある個数
単位でテストできるようにしておけば、フィルムキャリ
ア11を所定の長さで管理すれば良く、取扱いも簡単化
できる。
路装置12−1.12−2.・・・12−nをある個数
単位でテストできるようにしておけば、フィルムキャリ
ア11を所定の長さで管理すれば良く、取扱いも簡単化
できる。
(F)システムキャリアを使用しなくて済むので、シス
テムキャリアの費用が削減できる。
テムキャリアの費用が削減できる。
なお、上記実施例ではフィルムキャリアに重ね合わせる
フィルム状プローブが1枚の場合を例に取って説明した
が、電気配線部や電気接続部を複数枚のフィルム状プロ
ーブに分けて形成し、複数枚のフィルム状プローブとフ
ィルムキャリアとを重ね合わせて用いるようにしても良
い。このような構成は、半導体集積回路装置に対して複
雑なテストを行なうために、電気配線部や電気接続部の
数が増加した場合に特に有効である。また、上記実施例
ではテストされている半導体集積回路装置に不良が発生
した時に、他の半導体集積回路装置への影響をおさえ保
護するために抵抗2o−1〜20−6を設けたが、この
抵抗20−1〜20−6がなくても実質的には同じ効果
が得られる。
フィルム状プローブが1枚の場合を例に取って説明した
が、電気配線部や電気接続部を複数枚のフィルム状プロ
ーブに分けて形成し、複数枚のフィルム状プローブとフ
ィルムキャリアとを重ね合わせて用いるようにしても良
い。このような構成は、半導体集積回路装置に対して複
雑なテストを行なうために、電気配線部や電気接続部の
数が増加した場合に特に有効である。また、上記実施例
ではテストされている半導体集積回路装置に不良が発生
した時に、他の半導体集積回路装置への影響をおさえ保
護するために抵抗2o−1〜20−6を設けたが、この
抵抗20−1〜20−6がなくても実質的には同じ効果
が得られる。
第2図(a)、(b)はそれぞれ、この発明の他の実施
例を示すもので、上記第1図(b)に示したフィルム状
プローブ16に、電気的特性試験用の半導体集積回路装
置22を搭載したものである。
例を示すもので、上記第1図(b)に示したフィルム状
プローブ16に、電気的特性試験用の半導体集積回路装
置22を搭載したものである。
第2図(b)において、上記第1図(b)と同一構成部
分には同じ符号を付してその詳細な説明は省略する。す
なわち、フィルム状プローブの本体16には、電気的特
性試験用の半導体集積回路装置22が搭載され、この装
置22の電源パッドには抵抗23−1を介して第2の電
気接続部18−1が、試験制御用の信号入力パッドには
抵抗23−2を介して接続部18−2が、テスト結果の
信号出力パッドには配線19−4aを介して接続部18
−4が、クロック信号の入力パッドには抵抗23−5を
介して接続部18−5が、接地パッドには抵抗23−6
を介して接続部18−6がそれぞれ接続される。上記半
導体集積回路装置22のテスト信号出力パッドにはそれ
ぞれ、配線24−1〜24−n、 25−1〜25−n
の一端が接続され、これらの配線24−1〜24−n、
25−1〜25−nの他端には、各半導体集積回路装
置 12−1.12−2. ・・、 12−nに対応す
る第1の電気接続部、17−3.17−4がそれぞれ接
続される。
分には同じ符号を付してその詳細な説明は省略する。す
なわち、フィルム状プローブの本体16には、電気的特
性試験用の半導体集積回路装置22が搭載され、この装
置22の電源パッドには抵抗23−1を介して第2の電
気接続部18−1が、試験制御用の信号入力パッドには
抵抗23−2を介して接続部18−2が、テスト結果の
信号出力パッドには配線19−4aを介して接続部18
−4が、クロック信号の入力パッドには抵抗23−5を
介して接続部18−5が、接地パッドには抵抗23−6
を介して接続部18−6がそれぞれ接続される。上記半
導体集積回路装置22のテスト信号出力パッドにはそれ
ぞれ、配線24−1〜24−n、 25−1〜25−n
の一端が接続され、これらの配線24−1〜24−n、
25−1〜25−nの他端には、各半導体集積回路装
置 12−1.12−2. ・・、 12−nに対応す
る第1の電気接続部、17−3.17−4がそれぞれ接
続される。
配線24−1〜24−n、 25−1〜25−nは、各
々の半導体集積回路装置12−1.12−2.・・・、
12−nに対して並列的に接続されており、スキャン
試験等を可能にしている。
々の半導体集積回路装置12−1.12−2.・・・、
12−nに対して並列的に接続されており、スキャン
試験等を可能にしている。
そして、上記フィルム状プローブ16が第2図Cl)に
示すフィルムキャリア11に重ね合わされてテストされ
る。各半導体集積回路装置 12−1゜12−2.・・
・、 12−nにはそれぞれ、外部から電源V DD。
示すフィルムキャリア11に重ね合わされてテストされ
る。各半導体集積回路装置 12−1゜12−2.・・
・、 12−nにはそれぞれ、外部から電源V DD。
GND及び電気信号C8,φが供給されるとともに、上
記半導体集積回路装置22からテスト信号が供給される
。テスト動作によって得られた各半導体集積回路装置1
2−1.12−2.・・・、 12−nの出力信号は、
半導体集積回路装置22に取り込まれる。その後、半導
体集積回路装置22に蓄えられた試験結果は、電気接続
部18−4から外部に出力され、半導体集積回路装置1
2−1.12−2.・・・、 12−nのテストが終了
する。
記半導体集積回路装置22からテスト信号が供給される
。テスト動作によって得られた各半導体集積回路装置1
2−1.12−2.・・・、 12−nの出力信号は、
半導体集積回路装置22に取り込まれる。その後、半導
体集積回路装置22に蓄えられた試験結果は、電気接続
部18−4から外部に出力され、半導体集積回路装置1
2−1.12−2.・・・、 12−nのテストが終了
する。
第2図(b)における配線19−4bは、図示しない電
気的特性試験用の他の半導体集積回路装置への信号線で
あり、例えばフィルム状プローブ16に複数の電気的特
性試験用の半導体集積回路装置が搭載されている際に、
これらの半導体集積回路装置間を接続するためのもので
ある。すなわち、定の個数の半導体集積回路装置12に
対して1個の電気的特性試験用の半導体集積回路装置2
2を設けて1つのブロックとし、このブロックが複数個
設けられているような構成の場合に、上記配線19−4
bを介してこれらの電気的特性試験用の半導体集積回路
装置を直列に接続し、テスト結果を外部に出力するため
に用いる。
気的特性試験用の他の半導体集積回路装置への信号線で
あり、例えばフィルム状プローブ16に複数の電気的特
性試験用の半導体集積回路装置が搭載されている際に、
これらの半導体集積回路装置間を接続するためのもので
ある。すなわち、定の個数の半導体集積回路装置12に
対して1個の電気的特性試験用の半導体集積回路装置2
2を設けて1つのブロックとし、このブロックが複数個
設けられているような構成の場合に、上記配線19−4
bを介してこれらの電気的特性試験用の半導体集積回路
装置を直列に接続し、テスト結果を外部に出力するため
に用いる。
一方、バーンインの場合には、上記テストの場合と同様
にし、半導体集積回路装置22の管理下で、熱゛負荷を
与えた状態で半導体集積回路装置12−1゜12−2.
・・・+ 12−nを動作させ、出力信号は無視すれば
良い。
にし、半導体集積回路装置22の管理下で、熱゛負荷を
与えた状態で半導体集積回路装置12−1゜12−2.
・・・+ 12−nを動作させ、出力信号は無視すれば
良い。
このような構成によれば、テスト信号をフィルム状プロ
ーブ16に搭載された半導体集積回路装置22から各半
導体集積回路装置12−1.12−2.・・・12−n
に供給して管理できるので、ICテスター等のテスト装
置から供給する電気信号は最小限で良く、上述した実施
例よりもテスト装置の大幅な簡単化ができる。勿論、上
記(A)〜(F)の効果が損なわれることはない。
ーブ16に搭載された半導体集積回路装置22から各半
導体集積回路装置12−1.12−2.・・・12−n
に供給して管理できるので、ICテスター等のテスト装
置から供給する電気信号は最小限で良く、上述した実施
例よりもテスト装置の大幅な簡単化ができる。勿論、上
記(A)〜(F)の効果が損なわれることはない。
なお、上記実施例では各半導体集積回路装置12−1.
12−2.・・・、 12−nに電気的特性試験用の半
導体集積回路装置から全てのテスト信号を供給する場合
を例に取って説明したが、電気的特性試験用の半導体集
積回路装置22からは一部のテスト信号を供給し、外部
からもテスト信号を供給するようにしても良い。また、
フィルム状プローブが1枚の場合を例に取って説明した
が、上記第1図(a)、(b)の場合と同様に、フィル
ム状プローブに形成されている電気配線部及び電気接続
部を複数枚のフィルム状プローブに分割して設け、これ
ら複数枚のフィルム状プローブとフィルムキャリアとを
重ね合わせて用いても良い。
12−2.・・・、 12−nに電気的特性試験用の半
導体集積回路装置から全てのテスト信号を供給する場合
を例に取って説明したが、電気的特性試験用の半導体集
積回路装置22からは一部のテスト信号を供給し、外部
からもテスト信号を供給するようにしても良い。また、
フィルム状プローブが1枚の場合を例に取って説明した
が、上記第1図(a)、(b)の場合と同様に、フィル
ム状プローブに形成されている電気配線部及び電気接続
部を複数枚のフィルム状プローブに分割して設け、これ
ら複数枚のフィルム状プローブとフィルムキャリアとを
重ね合わせて用いても良い。
第3図は、この発明の更に他の実施例を示すもので、上
記第2図(a)における電気的特性試験用の半導体集積
回路装置22をフィルムキャリアll上に実装したもの
である。換言すれば、上記第2図(b)に示したフィル
ム状プローブ16の構成を上記第1図(a)あるいは第
2図(a)に示したフィルムキャリア11の構造内に取
り込んだものである。第3図において、上記第2図(a
)、(b)に対応する部分には同じ符号を付してその詳
細な説明は省略する。
記第2図(a)における電気的特性試験用の半導体集積
回路装置22をフィルムキャリアll上に実装したもの
である。換言すれば、上記第2図(b)に示したフィル
ム状プローブ16の構成を上記第1図(a)あるいは第
2図(a)に示したフィルムキャリア11の構造内に取
り込んだものである。第3図において、上記第2図(a
)、(b)に対応する部分には同じ符号を付してその詳
細な説明は省略する。
上記フィルムキャリア構造のテストに際しては、上述し
た各実施例のようにフィルムキャリアとフィルム状プロ
ーブを重ね合わせるのではなく、フィルムキャリア11
に設けられた電気接続部1g−1゜18−2.18−4
〜18−6に直接的に電源VDD、GND及び電気信号
C8,φを供給する。すなわち、フィルムキャリア11
に搭載された電気的特性試験用の半導体集積回路装置2
2には、例えばICテスター等のテスト装置から、電気
接続部1g−1,18−2゜18−4.18−5.18
−6、電気配線部19−1.19−2.19−4゜19
−5.19−6、及び抵抗23−1.23−2.23−
5.23−6をそれぞれ介して電源V、D、GND、試
験開始等の試験制御用の信号C8及びクロック信号φが
供給される。各半導体集積回路装置12−1−12−n
にはそれぞれ、電気接続部1g−1,18−5,18−
6、電気配線部19−1.19−5.19−6、及び抵
抗26−1〜2B−3を介して電源Voo、GND及び
クロック信号φが供給される。また、上記半導体集積回
路装置22から信号線24−1〜24−n、 25−1
〜25−nを介してそれぞれ対応する半導体集積回路装
置12−1−12−nにテスト信号が供給されるととも
に、電気配線27を介して試験制御用の信号が供給され
る。上記抵抗26−1〜26−3は、半導体集積回路装
置12−1−12−nのいずれかに不良が発生した場合
に、他の装置への影響を軽減して保護を行なうためのも
のである。各半導体集積回路装置12−1〜12−nの
出力信号は、半導体集積回路装f!22に取り込まれる
。この半導体集積回路装置22の出力信号O8は、電気
配線19−3a及び電気接続部18−4を介して外部に
出力される。
た各実施例のようにフィルムキャリアとフィルム状プロ
ーブを重ね合わせるのではなく、フィルムキャリア11
に設けられた電気接続部1g−1゜18−2.18−4
〜18−6に直接的に電源VDD、GND及び電気信号
C8,φを供給する。すなわち、フィルムキャリア11
に搭載された電気的特性試験用の半導体集積回路装置2
2には、例えばICテスター等のテスト装置から、電気
接続部1g−1,18−2゜18−4.18−5.18
−6、電気配線部19−1.19−2.19−4゜19
−5.19−6、及び抵抗23−1.23−2.23−
5.23−6をそれぞれ介して電源V、D、GND、試
験開始等の試験制御用の信号C8及びクロック信号φが
供給される。各半導体集積回路装置12−1−12−n
にはそれぞれ、電気接続部1g−1,18−5,18−
6、電気配線部19−1.19−5.19−6、及び抵
抗26−1〜2B−3を介して電源Voo、GND及び
クロック信号φが供給される。また、上記半導体集積回
路装置22から信号線24−1〜24−n、 25−1
〜25−nを介してそれぞれ対応する半導体集積回路装
置12−1−12−nにテスト信号が供給されるととも
に、電気配線27を介して試験制御用の信号が供給され
る。上記抵抗26−1〜26−3は、半導体集積回路装
置12−1−12−nのいずれかに不良が発生した場合
に、他の装置への影響を軽減して保護を行なうためのも
のである。各半導体集積回路装置12−1〜12−nの
出力信号は、半導体集積回路装f!22に取り込まれる
。この半導体集積回路装置22の出力信号O8は、電気
配線19−3a及び電気接続部18−4を介して外部に
出力される。
第3図において、電気配線19−4bは、図示しない電
気的特性試験用の他の半導体集積回路装置への信号線で
あり、フィルムキャリア11に複数の電気的特性試験用
の半導体集積回路装置が搭載されている際に、これらの
半導体集積回路装置間を接続するためのものである。一
定の個数の半導体集積回路装置12に対して1個の電気
的特性試験用の半導体集積回路装置22を設けて1つの
ブロックとし、このブロックが複数個設けられているよ
うな構成の場合に、上記配線19−4bを介してこれら
の電気的特性試験用の半導体集積回路装置を直列に接続
し、テスト結果を外部に出力するために用いる。また、
フィルムキャリア11の四隅に設けられている切欠部2
8は、1つのブロックの切れ目を表しており、連続した
長いフィルムキャリアの電気接続部18に対応して形成
されており、この部分で切り離すことにより電気接続部
18が容易にフィルムキャリア11の端部に位置するよ
うにできる。
気的特性試験用の他の半導体集積回路装置への信号線で
あり、フィルムキャリア11に複数の電気的特性試験用
の半導体集積回路装置が搭載されている際に、これらの
半導体集積回路装置間を接続するためのものである。一
定の個数の半導体集積回路装置12に対して1個の電気
的特性試験用の半導体集積回路装置22を設けて1つの
ブロックとし、このブロックが複数個設けられているよ
うな構成の場合に、上記配線19−4bを介してこれら
の電気的特性試験用の半導体集積回路装置を直列に接続
し、テスト結果を外部に出力するために用いる。また、
フィルムキャリア11の四隅に設けられている切欠部2
8は、1つのブロックの切れ目を表しており、連続した
長いフィルムキャリアの電気接続部18に対応して形成
されており、この部分で切り離すことにより電気接続部
18が容易にフィルムキャリア11の端部に位置するよ
うにできる。
このような構成によれば、各半導体集積回路装置 12
−1〜12−nにフィルムキャリアllに搭載された半
導体集積回路装置22からテスト信号を供給できるので
、ICテスター等のテスト装置から供給する電気信号は
最小限で良く、上記第2図(a)。
−1〜12−nにフィルムキャリアllに搭載された半
導体集積回路装置22からテスト信号を供給できるので
、ICテスター等のテスト装置から供給する電気信号は
最小限で良く、上記第2図(a)。
(b)に示した実施例と同様にテスト装置の大幅な簡単
化が図れる。
化が図れる。
バーンインの場合には、上記テストの場合と同様にし、
熱負荷を与えた状態で半導体集積回路装置22の管理下
で半導体集積回路装置12−1〜12−nを動作させ、
出力信号は無視すれば良い。
熱負荷を与えた状態で半導体集積回路装置22の管理下
で半導体集積回路装置12−1〜12−nを動作させ、
出力信号は無視すれば良い。
なお、上記第3図に示した実施例では、半導体集積回路
装置12−1〜12−nをパッケージに封止する際、こ
れらの装置12−1〜12−nのみがフィルムキャリア
11から切り取られて用いられ、電気的特性試験用の半
導体集積回路装置22は破棄される。しかしながら、上
記フィルムキャリア構造を採用することにより、テスト
装置及びバーンイン装置を簡単化できるので、半導体集
積回路装置22として低コストのものを用いれば充分に
採算が取れる。
装置12−1〜12−nをパッケージに封止する際、こ
れらの装置12−1〜12−nのみがフィルムキャリア
11から切り取られて用いられ、電気的特性試験用の半
導体集積回路装置22は破棄される。しかしながら、上
記フィルムキャリア構造を採用することにより、テスト
装置及びバーンイン装置を簡単化できるので、半導体集
積回路装置22として低コストのものを用いれば充分に
採算が取れる。
[発明の効果]
以上説明したようにこの発明によれば、同時に複数の半
導体集積回路装置の電気的特性試験ができ、工期の削減
、及び取扱いの簡単化が図れ、電気的特性試験の効率を
向上できるフィルムキャリア構造が得られる。
導体集積回路装置の電気的特性試験ができ、工期の削減
、及び取扱いの簡単化が図れ、電気的特性試験の効率を
向上できるフィルムキャリア構造が得られる。
第1図はこの発明の一実施例に係わるフィルムキャリア
構造について説明するための図、第2図はこの発明の他
の実施例に係わるフィルムキャリア構造について説明す
るための図、第3図はこの発明の更に他の実施例に係わ
るフィルムキャリア構造について説明するための図、第
4図は従来のフィルムキャリア構造について説明するた
めのもので、フィルムキャリア上に半導体集積回路装置
が実装された状態を示す図、第5図は上記第4図に示し
たフィルムキャリア構造における半導体集積回路装置に
対する初期不良除去通電試験について説明するための図
、第6図は上記第4図に示したフィルムキャリア構造に
おける半導体集積回路装置に対する機能確認試験につい
て説明するための図である。 11・・・フィルムキャリア、12−1.12−2.
・・・12−n・・・半導体集積回路装置、15−1
〜15−6・・・電気接続部、14−1〜14−6・・
・電気配線部、16・・・フィルム状プローブ、17−
1〜17−6・・・第1の電気接続部、18−1〜18
−6・・・第2の電気接続部、19−1〜19−6・・
・電気配線部、22・・・電気的特性試験用の半導体集
積回路装置、23−1〜23−6・・・電気部品、21
.28・・・切欠部(マーク)。 出願人代理人 弁理士 鈴江武彦 第 図 第 図
構造について説明するための図、第2図はこの発明の他
の実施例に係わるフィルムキャリア構造について説明す
るための図、第3図はこの発明の更に他の実施例に係わ
るフィルムキャリア構造について説明するための図、第
4図は従来のフィルムキャリア構造について説明するた
めのもので、フィルムキャリア上に半導体集積回路装置
が実装された状態を示す図、第5図は上記第4図に示し
たフィルムキャリア構造における半導体集積回路装置に
対する初期不良除去通電試験について説明するための図
、第6図は上記第4図に示したフィルムキャリア構造に
おける半導体集積回路装置に対する機能確認試験につい
て説明するための図である。 11・・・フィルムキャリア、12−1.12−2.
・・・12−n・・・半導体集積回路装置、15−1
〜15−6・・・電気接続部、14−1〜14−6・・
・電気配線部、16・・・フィルム状プローブ、17−
1〜17−6・・・第1の電気接続部、18−1〜18
−6・・・第2の電気接続部、19−1〜19−6・・
・電気配線部、22・・・電気的特性試験用の半導体集
積回路装置、23−1〜23−6・・・電気部品、21
.28・・・切欠部(マーク)。 出願人代理人 弁理士 鈴江武彦 第 図 第 図
Claims (21)
- (1)フィルムキャリアと、 このフィルムキャリアに実装された半導体集積回路装置
と、 上記フィルムキャリアに設けられ、上記半導体集積回路
装置の電気的特性試験に必要な電気信号を外部から供給
あるいは外部に導出して観測するための電気接続部と、 上記半導体集積回路装置と上記電気接続部との電気的な
接続のための電気配線部 とを具備することを特徴とするフィルムキャリア構造。 - (2)前記半導体集積回路装置の電気的特性試験に必要
な電気信号を供給あるいは導出して観測するための電気
的特性試験用のフィルム状プローブを、前記フィルムキ
ャリアに重ね合わせて電気的に接続することにより、前
記半導体集積回路装置の電気的特性試験を行なうことを
特徴とする請求項1記載のフィルムキャリア構造。 - (3)前記フィルム状プローブは、前記フィルムキャリ
アの前記電気接続部に対応する位置に設けられる第1の
電気接続部と、電気信号を外部から供給あるいは外部に
導出して観測するための第2の電気接続部と、上記第1
、第2の電気接続部間を接続する電気配線部とを備え、
上記第1の電気接続部と前記フィルムキャリアの前記電
気接続部とが接触するように、このフィルム状プローブ
と前記フィルムキャリアとを重ね合わせて用いることを
特徴とする請求項2記載のフィルムキャリア構造。 - (4)前記第2の電気接続部に外部から試験用の電気信
号を供給し、且つ前記第2の電気接続部から出力される
電気信号を観測することにより、前記半導体集積回路装
置の電気的特性試験を行なうことを特徴とする請求項3
記載のフィルムキャリア構造。 - (5)前記フィルム状プローブは、前記フィルムキャリ
アの電気接続部に対応する位置に設けられる第1の電気
接続部と、電気信号を外部から供給あるいは外部に導出
して観測するための第2の電気接続部と、上記第1、第
2の電気接続部間を接続する電気配線部と、この電気配
線部に接続され上記第1の電気接続部を介して前記半導
体集積回路装置に試験用の電気信号を供給、あるいは導
出された電気信号を観測するための電気的特性試験用の
半導体集積回路装置とを備え、上記第1の電気接続部と
前記フィルムキャリアの電気接続部とが接触するように
、このフィルム状プローブと前記フィルムキャリアとを
重ね合わせて用いることを特徴とする請求項2記載のフ
ィルムキャリア構造。 - (6)前記第2の電気接続部及び前記電気配線部を介し
て前記電気的特性試験用の半導体集積回路装置に外部か
ら試験用の電気信号を供給し、且つ前記電気的特性試験
用の半導体集積回路装置から前記電気配線部及び前記第
2の電気接続部を介して出力される電気信号を観測する
ことにより、前記フィルムキャリアに実装された半導体
集積回路装置の電気的特性試験を行なうことを特徴とす
る請求項5記載のフィルムキャリア構造。 - (7)前記電気的特性試験用の半導体集積回路装置は、
前記フィルムキャリアに実装された複数の半導体集積回
路装置を同時に管理し、複数の電気的特性試験を行なう
ことを特徴とする請求項5または6記載のフィルムキャ
リア構造。 - (8)前記第1の電気接続部と前記電気配線部との間に
、前記フィルムキャリアに実装された半導体集積回路装
置の保護用の電気部品を設けたことを特徴とする請求項
3または5記載のフィルムキャリア構造。 - (9)前記電気部品は、前記第1の電気接続部と前記電
気配線部との間に接続される抵抗であることを特徴とす
る請求項8記載のフィルムキャリア構造。 - (10)前記フィルムキャリアと前記フィルム状プロー
ブの対応する位置に、位置合せ用のマークを設けたこと
を特徴とする請求項2、3または5いずれか1つの項に
記載のフィルムキャリア構造。 - (11)前記位置合せ用のマークは、前記フィルムキャ
リアと前記フィルム状プローブの対応する位置に形成さ
れた切欠部であることを特徴とする請求項10記載のフ
ィルムキャリア構造。 - (12)フィルムキャリアと、 このフィルムキャリアに実装された第1の半導体集積回
路装置と、 上記フィルムキャリアに設けられ、上記半導体集積回路
装置の電気的特性試験を行なうための電気的特性試験用
の第2の半導体集積回路装置とを具備することを特徴と
するフィルムキャリア構造。 - (13)前記第1の半導体集積回路装置の電気的特性試
験に必要な信号の一部ないし全部を、前記第2の半導体
集積回路装置から供給し、この電気的特性試験の結果は
、前記第2の半導体集積回路装置が処理することを特徴
とする請求項12記載のフィルムキャリア構造。 - (14)前記第2の半導体集積回路装置は、同時に複数
の前記第1の半導体集積回路装置を管理し、複数の電気
的特性試験を行なうことを特徴とする請求項12または
13記載のフィルムキャリア構造。 - (15)前記フィルムキャリア上に、前記第1の半導体
集積回路装置と前記第2の半導体集積回路装置とを電気
的に接続するための電気配線部を設けたことを特徴とす
る請求項12記載のフィルムキャリア構造。 - (16)前記フィルムキャリア上に、前記電気配線部に
接続され、電気信号を外部から供給あるいは外部に導出
して観測するための電気接続部を設けたことを特徴とす
る請求項15記載のフィルムキャリア構造。 - (17)前記電気接続部に外部から電気信号を供給し、
且つ前記電気接続部から出力される電気信号を観測する
ことで前記第1の半導体集積回路装置の電気的特性試験
を行なうことを特徴とする請求項16記載のフィルムキ
ャリア構造。 - (18)前記電気接続部と前記電気配線部との間に、前
記第1、第2の半導体集積回路装置の保護用の電気部品
を設けたことを特徴とする請求項16記載のフィルムキ
ャリア構造。 - (19)前記電気部品は、前記電気接続部と前記第1、
第2の半導体集積回路装置の間の前記電気配線部に接続
される抵抗であることを特徴とする請求項18記載のフ
ィルムキャリア構造。 - (20)前記フィルムキャリアの前記電気接続部に対応
する位置に、前記フィルムキャリアを分割管理する位置
を指示するためのマークを設けたことを特徴とする請求
項16記載のフィルムキャリア構造。 - (21)前記マークは、前記フィルムキャリアに形成さ
れた切欠部であることを特徴とする請求項20記載のフ
ィルムキャリア構造。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2214149A JPH07123133B2 (ja) | 1990-08-13 | 1990-08-13 | フィルムキャリア構造 |
US07/742,426 US5237268A (en) | 1990-08-13 | 1991-08-07 | Film carrier structure capable of simplifying test |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2214149A JPH07123133B2 (ja) | 1990-08-13 | 1990-08-13 | フィルムキャリア構造 |
Publications (2)
Publication Number | Publication Date |
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JPH0496344A true JPH0496344A (ja) | 1992-03-27 |
JPH07123133B2 JPH07123133B2 (ja) | 1995-12-25 |
Family
ID=16651037
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2214149A Expired - Fee Related JPH07123133B2 (ja) | 1990-08-13 | 1990-08-13 | フィルムキャリア構造 |
Country Status (2)
Country | Link |
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US (2) | US5237268A (ja) |
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Legal Events
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071225 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081225 Year of fee payment: 13 |
|
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|
LAPS | Cancellation because of no payment of annual fees |