JPS5934172A - 半導体集積回路のバ−ンイン試験方法 - Google Patents
半導体集積回路のバ−ンイン試験方法Info
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- JPS5934172A JPS5934172A JP57144934A JP14493482A JPS5934172A JP S5934172 A JPS5934172 A JP S5934172A JP 57144934 A JP57144934 A JP 57144934A JP 14493482 A JP14493482 A JP 14493482A JP S5934172 A JPS5934172 A JP S5934172A
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- Japan
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- burn
- test
- integrated circuit
- semiconductor integrated
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2855—Environmental, reliability or burn-in testing
-
- G—PHYSICS
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- G01R31/286—External aspects, e.g. related to chambers, contacting devices or handlers
- G01R31/2863—Contacting devices, e.g. sockets, burn-in boards or mounting fixtures
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路の信頼性試験においてその電気
的特性の安定化のために行われるバーンイン（エージン
グともいう）試験方法に関するものである。
的特性の安定化のために行われるバーンイン（エージン
グともいう）試験方法に関するものである。
一般に、半導体集積回路はその製造後において、信号入
力端子および電源端子に所定の信号および電圧を印加し
た状態で、例えば１２０℃程度の環境に８時間程度放置
してストレスを加えた後、通常環境に戻した状態で正常
な動作を行うことができるか否かを試験するバーンイン
試験が実施される。
力端子および電源端子に所定の信号および電圧を印加し
た状態で、例えば１２０℃程度の環境に８時間程度放置
してストレスを加えた後、通常環境に戻した状態で正常
な動作を行うことができるか否かを試験するバーンイン
試験が実施される。
ところが、従来において、ＤＩＬ （ＤＵＡＬ ＩＮＬ
ＩＮＥ）、ＱＩＬ（ＱＵＡＤＲＡＴＥ ＩＮ ＬＩＮ
Ｅ ）型の半導体集積回路では電源端子など特定の信号
入出力端子を除いて回路機能とは無関係に信号入出力端
子のパッケージ上での配列が行われている。
ＩＮＥ）、ＱＩＬ（ＱＵＡＤＲＡＴＥ ＩＮ ＬＩＮ
Ｅ ）型の半導体集積回路では電源端子など特定の信号
入出力端子を除いて回路機能とは無関係に信号入出力端
子のパッケージ上での配列が行われている。
このため、バーンイン試験の対象となる半導体集積回路
をバーンイン試験用のプリント基板に搭載するに際し、
その作業が面倒であると同時に、バーンイン試験用基板
の構造が複雑になる等の問題が生じている。
をバーンイン試験用のプリント基板に搭載するに際し、
その作業が面倒であると同時に、バーンイン試験用基板
の構造が複雑になる等の問題が生じている。
すなわち、第１図に示すように、信号入出力端子が回路
機能とは無関係にパッケージ上に配列された半導体集積
回路（１）を、バーンイン試験用基板（２）に設けられ
た複数のＩＣソケット（３）に装着してバーンイン試験
を実施する場合、バーンイン試験のために信号を印加す
る入力端子は半導体集積回路（１）のパッケージの両側
部（第１図の上側、下側）に設けられているため、ＩＣ
ソケット（３）の両側部で信号印加のためのプリント配
線を行わなければならず、プリント配線が複雑になると
共に、プリント配線パターンの太さが制限されてその配
線の許容電流および機械的強度が小さくなる。また、両
側部に入出力用端子を有するＩＣソケット（３）を使用
しなければならないため、ＩＣソケット（３）の形状が
大きくなり、バーンイン試験用基板（２）に実装可能な
ＩＣソケット（３）の数が少なくなってしまう。この結
果、１回当りにバーンイン試験できる集積回路数が少な
くなり、作業能率が非常に低下してしまう。また、集積
回路（１）ｅＩｃ ンケッＩ−（３）に装着するに際し
ては、押え蓋（３ａ）を用いて第１図の記号Ａのような
状態にして集積回路（１）を装着し、この後押え蓋（３
ａ）を閉じるという作業を行わなければならないため、
作業が非常に面倒になるという問題がある。
機能とは無関係にパッケージ上に配列された半導体集積
回路（１）を、バーンイン試験用基板（２）に設けられ
た複数のＩＣソケット（３）に装着してバーンイン試験
を実施する場合、バーンイン試験のために信号を印加す
る入力端子は半導体集積回路（１）のパッケージの両側
部（第１図の上側、下側）に設けられているため、ＩＣ
ソケット（３）の両側部で信号印加のためのプリント配
線を行わなければならず、プリント配線が複雑になると
共に、プリント配線パターンの太さが制限されてその配
線の許容電流および機械的強度が小さくなる。また、両
側部に入出力用端子を有するＩＣソケット（３）を使用
しなければならないため、ＩＣソケット（３）の形状が
大きくなり、バーンイン試験用基板（２）に実装可能な
ＩＣソケット（３）の数が少なくなってしまう。この結
果、１回当りにバーンイン試験できる集積回路数が少な
くなり、作業能率が非常に低下してしまう。また、集積
回路（１）ｅＩｃ ンケッＩ−（３）に装着するに際し
ては、押え蓋（３ａ）を用いて第１図の記号Ａのような
状態にして集積回路（１）を装着し、この後押え蓋（３
ａ）を閉じるという作業を行わなければならないため、
作業が非常に面倒になるという問題がある。
本発明はこのような問題点を解決するためになされたも
ので、その目的は簡単な構造のバーンイン試験用基板で
、効率良くバーンイン試験を行なうことができる半導体
集積回路のバーンイン試験方法を提供することにある。
ので、その目的は簡単な構造のバーンイン試験用基板で
、効率良くバーンイン試験を行なうことができる半導体
集積回路のバーンイン試験方法を提供することにある。
このため、本発明は、半導体集積回路のバーンイン試験
時に信号を印加する必要のある信号入力端子をパッケー
ジの片側のみに配列した構成とし、この半導体集積回路
の信号入力端子を含む側の端子のみをバーンイン試験用
基板のソケットに挿入して試験するものである。
時に信号を印加する必要のある信号入力端子をパッケー
ジの片側のみに配列した構成とし、この半導体集積回路
の信号入力端子を含む側の端子のみをバーンイン試験用
基板のソケットに挿入して試験するものである。
すなわち、第２図にその半導体集積回路の一例を示すよ
うに、バーンイン試験時に入力信号Ａ。
うに、バーンイン試験時に入力信号Ａ。
Ｂ、Ｃおよび電源電圧を印加する必要のある集積回路（
１）については、これらの信号入力端子をパッケージの
片側（第２図の下側）にのみ配列するように構成する。
１）については、これらの信号入力端子をパッケージの
片側（第２図の下側）にのみ配列するように構成する。
この場合、半導体集積回路（１）のパッケージの片側に
配列する第１番目の端子は接地し、第２番目の電源端子
に電源電圧を印加する。
配列する第１番目の端子は接地し、第２番目の電源端子
に電源電圧を印加する。
そして、第３番目の入力端子に入力信号Ａを、第４番目
と第６番目の入力端子に入力信号Ｂを、第７番目の入力
端子に入力信号Ｃを印加するものとする。なお、第５番
目と第８番目の端子と一方の側の第９番目から第１６番
目までの端子は開放とする。しかして、このような半導
体集積回路のバーンイン試験に際し、そのＩＣソケット
としては第３図に示すように、パッケージの片側に配列
される第１番目乃至第８番目の各々の端子に対応したＩ
Ｃソケット（３）をバーンイン試験用基板（２）に実装
しておけば、第４図の側面図に示すように、集積回路（
１）の片側のみの信号入力端子（Ｓ＋）をＩＣソケット
（３）に挿入して装着するだけで、一方の側の信号入出
力端子（Ｓ２）は開放状態にして、バーンイン試験を行
なえることになる。
と第６番目の入力端子に入力信号Ｂを、第７番目の入力
端子に入力信号Ｃを印加するものとする。なお、第５番
目と第８番目の端子と一方の側の第９番目から第１６番
目までの端子は開放とする。しかして、このような半導
体集積回路のバーンイン試験に際し、そのＩＣソケット
としては第３図に示すように、パッケージの片側に配列
される第１番目乃至第８番目の各々の端子に対応したＩ
Ｃソケット（３）をバーンイン試験用基板（２）に実装
しておけば、第４図の側面図に示すように、集積回路（
１）の片側のみの信号入力端子（Ｓ＋）をＩＣソケット
（３）に挿入して装着するだけで、一方の側の信号入出
力端子（Ｓ２）は開放状態にして、バーンイン試験を行
なえることになる。
したがって、ＩＣソケット（３）の構造も簡単になり、
かつ形状も小さくなシ、バーンイン試験用基板（２）へ
の実装数も第３図に示すように多くなる。
かつ形状も小さくなシ、バーンイン試験用基板（２）へ
の実装数も第３図に示すように多くなる。
また、片側のみの信号入力端子を装着するだけであるた
め、作業が容易となシ、自動化も可能となる。さらに、
信号が印加される端子はパッケージの片側のみに存在す
るため、プリント配線も任意の太さのパターンで簡単に
行うことができるようになる。さらには、標準化された
１種類のＩＣソケットを、異なった端子数または外形の
集積回路に適用することもできる。例えば１８端子用標
準ＩＣソケツトは３６端子以下のＤＩＬ型集型口積回路
７２端子以下のＱＩＬ型集積回路まで適用が可能となる
。この結果、バーンイン試験用基板（２）の構造を簡単
化できるばかりか、効率良くバーンイン試験を行なうこ
とができる。
め、作業が容易となシ、自動化も可能となる。さらに、
信号が印加される端子はパッケージの片側のみに存在す
るため、プリント配線も任意の太さのパターンで簡単に
行うことができるようになる。さらには、標準化された
１種類のＩＣソケットを、異なった端子数または外形の
集積回路に適用することもできる。例えば１８端子用標
準ＩＣソケツトは３６端子以下のＤＩＬ型集型口積回路
７２端子以下のＱＩＬ型集積回路まで適用が可能となる
。この結果、バーンイン試験用基板（２）の構造を簡単
化できるばかりか、効率良くバーンイン試験を行なうこ
とができる。
なお、バーンイン試験時に信号印加を必要とする端子数
が多く、パッケージの片側にのみ配列できない場合には
、信号印加を必要とする全ての端子に信号を印加したの
と等価になる回路を集積回路内に設けるようにすれば良
い。また、この等何回路を制御する必要がある場合には
、その制御信号入力端子をパッケージの片側の端子群の
中に配列するようにすれば良い。
が多く、パッケージの片側にのみ配列できない場合には
、信号印加を必要とする全ての端子に信号を印加したの
と等価になる回路を集積回路内に設けるようにすれば良
い。また、この等何回路を制御する必要がある場合には
、その制御信号入力端子をパッケージの片側の端子群の
中に配列するようにすれば良い。
以上の説明から明らかなように、本発明によれば、簡単
な構造のバーンイン試験用基板で、効率良くバーンイン
試験を行なうことができるという浸れた効果がある。
な構造のバーンイン試験用基板で、効率良くバーンイン
試験を行なうことができるという浸れた効果がある。
第１図は従来におけるバーンイン試験方法の一例を説明
するための図、第２図乃至第４図は本発明によるバーン
イン試験方法の一実施例を説明するためのものであって
、第２図は半導体集積回路の外観図、第３図はバーンイ
ン試験用基板の概略平面図、第４図は第２図に示した半
導体集積回路を第３図のバーンイン基板へ装着した態様
を示す側面図である。 （１）・・・・半導体集積回路、（２）・・・・バーン
イン試験用基板、（３）・・・・ＩＣソケット。 代理人 葛 野 信 − 第１図 第２図 第４図
するための図、第２図乃至第４図は本発明によるバーン
イン試験方法の一実施例を説明するためのものであって
、第２図は半導体集積回路の外観図、第３図はバーンイ
ン試験用基板の概略平面図、第４図は第２図に示した半
導体集積回路を第３図のバーンイン基板へ装着した態様
を示す側面図である。 （１）・・・・半導体集積回路、（２）・・・・バーン
イン試験用基板、（３）・・・・ＩＣソケット。 代理人 葛 野 信 − 第１図 第２図 第４図
Claims (1)
- 半導体集積回路を、そのバーンイン試験時に信号を印加
すべき信号入力用端子をパッケージの一側部に配列し７
’Ｃ構成とし、この半導体集積回路の信号入力用端子を
含む側の端子のみをバーンイン試験用基板のソケットに
挿入して試験することを４′￥徴とする半導体集積回路
のバーンイン試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57144934A JPS5934172A (ja) | 1982-08-20 | 1982-08-20 | 半導体集積回路のバ−ンイン試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57144934A JPS5934172A (ja) | 1982-08-20 | 1982-08-20 | 半導体集積回路のバ−ンイン試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5934172A true JPS5934172A (ja) | 1984-02-24 |
Family
ID=15373587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57144934A Pending JPS5934172A (ja) | 1982-08-20 | 1982-08-20 | 半導体集積回路のバ−ンイン試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5934172A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6251279U (ja) * | 1985-09-19 | 1987-03-30 | ||
| JPS6251277U (ja) * | 1985-09-19 | 1987-03-30 |
-
1982
- 1982-08-20 JP JP57144934A patent/JPS5934172A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6251279U (ja) * | 1985-09-19 | 1987-03-30 | ||
| JPS6251277U (ja) * | 1985-09-19 | 1987-03-30 |
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