JPH049377B2 - - Google Patents
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- JPH049377B2 JPH049377B2 JP12246782A JP12246782A JPH049377B2 JP H049377 B2 JPH049377 B2 JP H049377B2 JP 12246782 A JP12246782 A JP 12246782A JP 12246782 A JP12246782 A JP 12246782A JP H049377 B2 JPH049377 B2 JP H049377B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に係わり、特
に信頼性の高い微細パターンの形成方法に関す
る。
に信頼性の高い微細パターンの形成方法に関す
る。
従来、半導体装置に於いて、微細パターンの寸
法限界は、リソグラフイーの限界により決まつて
いた。以下、この理由をAl配線パターン形成を
例にとり、第１図ａ〜ｃを参照して説明する。ま
ず、第１図ａに示す如くシリコン基板１上に層間
絶縁膜としての酸化シリコン膜２を例えば気相成
長により約１〔μm〕堆積したのち、配線金属とし
てのアルミニウム膜（Al膜）３を例えば蒸着に
より全面に１〔μm〕被着する。続いて、第１図ｂ
に示す如くAl膜３上にレジスト４を塗布したの
ち、通常の写真食刻工程によりレジスト４をパタ
ーニングし、Al配線形成領域上のみにレジスト
４を残存せしめる。次いでレジスト４をマスクと
して酸化シリコン膜２上のAl膜３を例えば反応
性イオンエツチング技術を用いてエツチングし、
さらにレジスト４を除去することによつて、第１
図ｃに示す如くAl配線パターンを形成すること
ができる。
法限界は、リソグラフイーの限界により決まつて
いた。以下、この理由をAl配線パターン形成を
例にとり、第１図ａ〜ｃを参照して説明する。ま
ず、第１図ａに示す如くシリコン基板１上に層間
絶縁膜としての酸化シリコン膜２を例えば気相成
長により約１〔μm〕堆積したのち、配線金属とし
てのアルミニウム膜（Al膜）３を例えば蒸着に
より全面に１〔μm〕被着する。続いて、第１図ｂ
に示す如くAl膜３上にレジスト４を塗布したの
ち、通常の写真食刻工程によりレジスト４をパタ
ーニングし、Al配線形成領域上のみにレジスト
４を残存せしめる。次いでレジスト４をマスクと
して酸化シリコン膜２上のAl膜３を例えば反応
性イオンエツチング技術を用いてエツチングし、
さらにレジスト４を除去することによつて、第１
図ｃに示す如くAl配線パターンを形成すること
ができる。
ところで、このような従来方法では第１図ｃに
示す如くAl配線幅Ｒをリソグラフイー技術の最
小幅例えば１〔μm〕まで小さくしようとすると、
Al配線間隔Ｓも同様な最小幅必要となり、その
結果Al配線のピツチはＲ＋Ｓ、例えば２〔μm〕
となる。つまり、最小配線幅と同じだけの間隔を
取らなければならないので、Al配線のピツチは
最小線幅の少なくとも２倍は必要であつた。一
方、Al配線に電流を流すとき、Al配線幅があま
り細いと、例えば１〔μm〕程度だとエレクトロマ
イグレーシヨンが起こりAl配線が断線する等の
不良を招く。エレクトロマイグレーシヨンを防止
するため、第２図に示す如くAl配線幅R′を太く
すると、例えば２〔μm〕とするとそれだけピツチ
（R′＋Ｓ）が増え、例えば３〔μm〕となる。この
ようにAl配線の信頼性を上げるためにAl配線幅
Ｒを太くしようとすると、その分だけピツチが大
きくなり、Al配線の集積度が低下すると云う問
題があつた。
示す如くAl配線幅Ｒをリソグラフイー技術の最
小幅例えば１〔μm〕まで小さくしようとすると、
Al配線間隔Ｓも同様な最小幅必要となり、その
結果Al配線のピツチはＲ＋Ｓ、例えば２〔μm〕
となる。つまり、最小配線幅と同じだけの間隔を
取らなければならないので、Al配線のピツチは
最小線幅の少なくとも２倍は必要であつた。一
方、Al配線に電流を流すとき、Al配線幅があま
り細いと、例えば１〔μm〕程度だとエレクトロマ
イグレーシヨンが起こりAl配線が断線する等の
不良を招く。エレクトロマイグレーシヨンを防止
するため、第２図に示す如くAl配線幅R′を太く
すると、例えば２〔μm〕とするとそれだけピツチ
（R′＋Ｓ）が増え、例えば３〔μm〕となる。この
ようにAl配線の信頼性を上げるためにAl配線幅
Ｒを太くしようとすると、その分だけピツチが大
きくなり、Al配線の集積度が低下すると云う問
題があつた。
本発明の目的は、微細パターンを精度良く、か
つ歩留り良く形成することができ、集積度の向上
に寄与し得る半導体装置の製造方法を提供するこ
とにある。
つ歩留り良く形成することができ、集積度の向上
に寄与し得る半導体装置の製造方法を提供するこ
とにある。
本発明の骨子は、段差部におけるエツチング速
度が特に速くなるエツチング法を利用し、通常の
リソグラフイによつて形成した溝の幅をより短く
することにある。
度が特に速くなるエツチング法を利用し、通常の
リソグラフイによつて形成した溝の幅をより短く
することにある。
すなわち本発明は、被加工物を微細加工して半
導体装置を製造するに際し、被加工物上に第１の
物質層を形成し、この物質層を一部除去して所望
形状の溝を形成したのち、上記被加工物及び第１
の物質層上に上記溝の最小幅の半分より厚く第２
の物質層を形成し、次いで上記第２の物質層をエ
ツチング雰囲気に晒し、該物質層の前記溝の中央
部に位置する部分に上記溝より幅の狭い溝を形成
し、しかるのち次いで上記第２の物質層をマスク
として前記被加工物を選択エツチングするように
した方法である。
導体装置を製造するに際し、被加工物上に第１の
物質層を形成し、この物質層を一部除去して所望
形状の溝を形成したのち、上記被加工物及び第１
の物質層上に上記溝の最小幅の半分より厚く第２
の物質層を形成し、次いで上記第２の物質層をエ
ツチング雰囲気に晒し、該物質層の前記溝の中央
部に位置する部分に上記溝より幅の狭い溝を形成
し、しかるのち次いで上記第２の物質層をマスク
として前記被加工物を選択エツチングするように
した方法である。
本発明によれば、通常のリソグラフイにより規
定される微細パターン最小寸法よりも微細な溝を
形成することができる。このため、Al配線パタ
ーン形成に適用した場合、Al配線のピツチを変
えることなく配線幅を太くすることができ、集積
度の向上をはかり得る。さらに、電流容量を増や
すことにより、エレクトロマイグレーシヨンを抑
えることができ、信頼性の向上及び製品の歩留向
上に寄与し得る等の効果を奏する。
定される微細パターン最小寸法よりも微細な溝を
形成することができる。このため、Al配線パタ
ーン形成に適用した場合、Al配線のピツチを変
えることなく配線幅を太くすることができ、集積
度の向上をはかり得る。さらに、電流容量を増や
すことにより、エレクトロマイグレーシヨンを抑
えることができ、信頼性の向上及び製品の歩留向
上に寄与し得る等の効果を奏する。
第３図ａ〜ｄは本発明の一実施例に係わるAl
配線パターン形成工程を示す断面図である。ま
ず、第３図ａに示す如くシリコン基板３１上に層
間絶縁膜としての酸化シリコン膜３２を例えば気
相成長により約１〔μm〕堆積したのち、この酸化
シリコン膜３２上にAl膜〔被加工物）３３を例
えば１〔μm〕蒸着形成する。その後全面にリン硅
化ガラス（PSG）膜（第１の物質層）３４を１
〔μm〕程度堆積し、続いて通常の写真食刻工程に
よりAl配線形成領域上にレジスト３５を形成す
る。次いで、反応性イオンエツチング技術を用い
レジスト３５をマスクとしてPSG膜３４を選択
エツチングしてPSG膜３４に溝３６を形成する。
続いて、レジスト膜３５を除去したのち、全面に
例えばプラズマCVD法により酸化シリコン膜
（第２の物質層）３７を約１〔μm〕堆積する。
配線パターン形成工程を示す断面図である。ま
ず、第３図ａに示す如くシリコン基板３１上に層
間絶縁膜としての酸化シリコン膜３２を例えば気
相成長により約１〔μm〕堆積したのち、この酸化
シリコン膜３２上にAl膜〔被加工物）３３を例
えば１〔μm〕蒸着形成する。その後全面にリン硅
化ガラス（PSG）膜（第１の物質層）３４を１
〔μm〕程度堆積し、続いて通常の写真食刻工程に
よりAl配線形成領域上にレジスト３５を形成す
る。次いで、反応性イオンエツチング技術を用い
レジスト３５をマスクとしてPSG膜３４を選択
エツチングしてPSG膜３４に溝３６を形成する。
続いて、レジスト膜３５を除去したのち、全面に
例えばプラズマCVD法により酸化シリコン膜
（第２の物質層）３７を約１〔μm〕堆積する。
次に、例えば弗化アンモン液で酸化シリコン膜
３６を全面エツチングすると、前記溝の中央部の
酸化シリコン膜３６のエツチング速度が平坦部で
のエツチング速度より約20倍大きいため、第３図
ｃに示す如く上記溝３６の中央部に、該溝３６よ
り幅のせまい溝３８が形成される。次いで、反応
性イオンエツチング技術を用い、酸化シリコン膜
３７をマスクとしてAl膜３３を選択エツチング
し、その後酸化シリコン膜３７及びPSG膜３４
を除去することによつて第３図ｄに示す如くAl
配線パターンが形成されることになる。
３６を全面エツチングすると、前記溝の中央部の
酸化シリコン膜３６のエツチング速度が平坦部で
のエツチング速度より約20倍大きいため、第３図
ｃに示す如く上記溝３６の中央部に、該溝３６よ
り幅のせまい溝３８が形成される。次いで、反応
性イオンエツチング技術を用い、酸化シリコン膜
３７をマスクとしてAl膜３３を選択エツチング
し、その後酸化シリコン膜３７及びPSG膜３４
を除去することによつて第３図ｄに示す如くAl
配線パターンが形成されることになる。
かくして本実施例方法によれば、Al膜３３か
らなるAl配線のピツチを変えることなく、配線
間隔を小さくすることができ、これによりAl配
線を流れる電流容量を増やし、Al配線パターン
の集積度を上げることができた。さらに、電流容
量が増えたことにより、Al配線のエレクトロマ
イグレーシヨンを抑えることができ、信頼性の向
上及び、製品の歩留向上をはかることができた。
らなるAl配線のピツチを変えることなく、配線
間隔を小さくすることができ、これによりAl配
線を流れる電流容量を増やし、Al配線パターン
の集積度を上げることができた。さらに、電流容
量が増えたことにより、Al配線のエレクトロマ
イグレーシヨンを抑えることができ、信頼性の向
上及び、製品の歩留向上をはかることができた。
第４図ａ〜ｇは本発明の他の実施例に係わる素
子分離工程を示す断面図である。まず、第４図ａ
に示すようにＰ型シリコン基板（被加工物）４１
を用意し、その表面に例えば1000〔Å〕程度の熱
酸化膜４２を介して2000〔Å〕程度のシリコン窒
化膜（第１の物質層）４３をCVD法により形成
し、続いて通常の写真食刻工程により素子形成領
域上をレジスト４４で覆う。次いで、反応性イオ
ンエツチング技術を用いレジスト膜４４をマスク
としてフイールド領域上のシリコン窒化膜４３を
選択エツチングし、第４図ｂに示す如く溝４５を
形成する。続いて、レジスト４４を除去したの
ち、全面にプラズマCVD法により酸化シリコン
膜（第２の物質層）４５を約１〔μm〕堆積する。
子分離工程を示す断面図である。まず、第４図ａ
に示すようにＰ型シリコン基板（被加工物）４１
を用意し、その表面に例えば1000〔Å〕程度の熱
酸化膜４２を介して2000〔Å〕程度のシリコン窒
化膜（第１の物質層）４３をCVD法により形成
し、続いて通常の写真食刻工程により素子形成領
域上をレジスト４４で覆う。次いで、反応性イオ
ンエツチング技術を用いレジスト膜４４をマスク
としてフイールド領域上のシリコン窒化膜４３を
選択エツチングし、第４図ｂに示す如く溝４５を
形成する。続いて、レジスト４４を除去したの
ち、全面にプラズマCVD法により酸化シリコン
膜（第２の物質層）４５を約１〔μm〕堆積する。
次に、例えば弗化アンモン液で酸化シリコン膜
４６を全面エツチングすると、溝４５の中央部の
酸化シリコン膜４６のエツチング速度が平坦部で
のエツチング速度より約20倍大きいため、溝４５
の中央部に溝４５より幅の狭い溝４７が形成され
る。その後、例えば弗化アンモン液により酸化シ
リコン膜４６をマスクとして熱酸化膜４２を溝４
７に沿つてエツチング除去し、フイールド領域の
シリコン基板４１を一部露出せしめる。次いで、
反応性イオンエツチング法を用い、第４図ｄに示
す如く酸化シリコン膜４６及び熱酸化膜４２をマ
スクとしてシリコン基板４１を約0.8〔μm〕エツ
チングし、シリコン基板４１に溝４８を形成す
る。次いで、第４図ｅに示す如く例えば弗化アン
モン液により酸化シリコン膜４６とフイールド領
域の熱酸化膜４２をエツチング除去する。その
後、第４図ｆに示す如く高温酸化を行ない、溝４
８を含むフイールド領域部に選択的に厚い酸化膜
４９を生成する。続いて、反応性イオンエツチン
グ技術によりシリコン窒化膜４３を除去すること
により、第４図ｇに示す如くフイールド領域の一
部に酸化シリコン膜４９が埋め込まれた形にな
る。つまり、素子分離用の絶縁膜が形成されるこ
とになる。なお、この後は図示しないが通常の素
子分離工程によりMOSトランジスタ等が形成さ
れる。
４６を全面エツチングすると、溝４５の中央部の
酸化シリコン膜４６のエツチング速度が平坦部で
のエツチング速度より約20倍大きいため、溝４５
の中央部に溝４５より幅の狭い溝４７が形成され
る。その後、例えば弗化アンモン液により酸化シ
リコン膜４６をマスクとして熱酸化膜４２を溝４
７に沿つてエツチング除去し、フイールド領域の
シリコン基板４１を一部露出せしめる。次いで、
反応性イオンエツチング法を用い、第４図ｄに示
す如く酸化シリコン膜４６及び熱酸化膜４２をマ
スクとしてシリコン基板４１を約0.8〔μm〕エツ
チングし、シリコン基板４１に溝４８を形成す
る。次いで、第４図ｅに示す如く例えば弗化アン
モン液により酸化シリコン膜４６とフイールド領
域の熱酸化膜４２をエツチング除去する。その
後、第４図ｆに示す如く高温酸化を行ない、溝４
８を含むフイールド領域部に選択的に厚い酸化膜
４９を生成する。続いて、反応性イオンエツチン
グ技術によりシリコン窒化膜４３を除去すること
により、第４図ｇに示す如くフイールド領域の一
部に酸化シリコン膜４９が埋め込まれた形にな
る。つまり、素子分離用の絶縁膜が形成されるこ
とになる。なお、この後は図示しないが通常の素
子分離工程によりMOSトランジスタ等が形成さ
れる。
かくして本実施例によれば、リソグラフイの限
界により決まつていた最小幅の溝４５よりもさら
に幅の小さい溝４７を形成することができ、シリ
コン基板４１にリソグラフイの限界の最小幅より
も幅の小さい溝４９（凹部）を形成することがで
きた。そして、溝４９，４５を酸化膜４９で埋め
込むことにより素子分離能力が著しく向上し、し
かも高集積化も可能となつた。
界により決まつていた最小幅の溝４５よりもさら
に幅の小さい溝４７を形成することができ、シリ
コン基板４１にリソグラフイの限界の最小幅より
も幅の小さい溝４９（凹部）を形成することがで
きた。そして、溝４９，４５を酸化膜４９で埋め
込むことにより素子分離能力が著しく向上し、し
かも高集積化も可能となつた。
なお、本発明は上述した各実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々
変形して実施することができる。例えば、前記被
加工物としての配線金属はAl膜に限るものでは
なく、シリコン（１〜２％）をドープしたAl−
Si，Mo，Pt等であつてもよい。さらに、一層の
配線に限らず２層以上の多層配線にも適用できる
のは勿論のことである。また、配線層や基板等の
他に微細幅の溝或いは穴を必要とする各種の被加
工物に適用することが可能である。さらに、
MOSトランジスタに限らず各種の半導体装置に
適用できるものも勿論のことである。
ものではなく、その要旨を逸脱しない範囲で種々
変形して実施することができる。例えば、前記被
加工物としての配線金属はAl膜に限るものでは
なく、シリコン（１〜２％）をドープしたAl−
Si，Mo，Pt等であつてもよい。さらに、一層の
配線に限らず２層以上の多層配線にも適用できる
のは勿論のことである。また、配線層や基板等の
他に微細幅の溝或いは穴を必要とする各種の被加
工物に適用することが可能である。さらに、
MOSトランジスタに限らず各種の半導体装置に
適用できるものも勿論のことである。
第１図ａ〜ｃは従来のAl配線パターン形成工
程を示す断面図、第２図は上記従来法による問題
点を説明するための断面図、第３図ａ〜ｄは本発
明の一実施例に係わるAl配線パターン形成工程
を示す断面図、第４図ａ〜ｇは本発明の他の一実
施例に係わる素子分離工程を示す断面図である。 ３１……シリコン基板、３２，４２……酸化シ
リコン膜、３３……Al膜（被加工物）、３４……
PSG膜（第１の物質層）、３５，４４……レジス
ト、３６，４５……第１の溝、３７，４６……酸
化シリコン膜（第２の物質層）、３８，４７……
第２の溝、４１……シリコン基板（被加工物）、
４３……シリコン窒化膜（第１の物質層）、４９
……フイールド酸化膜。
程を示す断面図、第２図は上記従来法による問題
点を説明するための断面図、第３図ａ〜ｄは本発
明の一実施例に係わるAl配線パターン形成工程
を示す断面図、第４図ａ〜ｇは本発明の他の一実
施例に係わる素子分離工程を示す断面図である。 ３１……シリコン基板、３２，４２……酸化シ
リコン膜、３３……Al膜（被加工物）、３４……
PSG膜（第１の物質層）、３５，４４……レジス
ト、３６，４５……第１の溝、３７，４６……酸
化シリコン膜（第２の物質層）、３８，４７……
第２の溝、４１……シリコン基板（被加工物）、
４３……シリコン窒化膜（第１の物質層）、４９
……フイールド酸化膜。
Claims (1)
- 【特許請求の範囲】 １ 被加工物上に第１の物質層を形成し、この物
質層を一部除去して所望形状の第１の溝を形成す
る工程と、次いで上記被加工物及び第１の物質層
上に上記溝の最小幅の半分より厚い第２の物質層
を形成する工程と、次いで上記第２の物質層をエ
ツチング雰囲気に晒し、該物質層の前記第１溝の
中央部に位置する部分に上記溝より幅の狭い第２
の溝を形成する工程と、次いで上記第２の物質層
をマスクとして前記被加工物を選択エツチングす
る工程とを具備したことを特徴とする半導体装置
の製造方法。 ２ 前記第２の物質層は、プラズマCVD法によ
り形成された酸化シリコン膜であることを特徴と
する特許請求の範囲第１項記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12246782A JPS5913330A (ja) | 1982-07-14 | 1982-07-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12246782A JPS5913330A (ja) | 1982-07-14 | 1982-07-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5913330A JPS5913330A (ja) | 1984-01-24 |
| JPH049377B2 true JPH049377B2 (ja) | 1992-02-20 |
Family
ID=14836568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12246782A Granted JPS5913330A (ja) | 1982-07-14 | 1982-07-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5913330A (ja) |
-
1982
- 1982-07-14 JP JP12246782A patent/JPS5913330A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5913330A (ja) | 1984-01-24 |
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