JPH0480956A - レジスト工程を用いたパターンニング及び導電領域形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

産業上の利用分野 発明の概要 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 実施例−１ 実施例−２ 実施例−３ 発明の効果 〔産業上の利用分野〕 本発明は、レジスト工程を用いたパターンニング及び導
電領域形成方法に関する。本発明は、例えば、半導体装
置等の製造の際に利用することができる。

〔発明の概要〕

本発明は、第１．第２の導電領域形成用のレジストパタ
ーンを形成し、各レジストパターンをマスクとして被加
工部の第１．第２のパターンニングと第１．第２の導電
領域形成用の不純物の導入を行うことにより、該第１．
第２の２つのレジスト工程によりパターンニング及び第
１．第２の導電領域形成を行うようにすることによって
、従来はパターンニング用レジスト工程、及び第１．第
２の導１を領域形成用の各レジスト工程の針受なくとも
３つの工程を要していたレジスト工程を２工程にするこ
とを可能ならしめたものである。

〔従来の技術〕

従来より、レジスト工程により半導体基板上の被加工部
をパターンニングし、かつ、レジスト工程により半導体
基板に不純物を導入して、第１゜第２の導電領域を形成
することが行われている。

代表的には、レジスト工程によるパターンニングとして
、例えば素子間分離領域の形成、ゲート材の加工、配線
層の形成や、コンタクトホール等の開口の穴開けなどが
ある。レジスト工程による第１、第２の導電領域の形成
としては、例えば、Ｐ゛領域びＮ″領域形成によるソー
ス／ドレイン領域の形成に代表される不純物導入工程が
ある。

しかし従来の技術にあっては、パターンニングのための
レジスト工程と、第１．第２の導電領域形成のための各
々のレジスト工程との、少なくとも３つのレジスト工程
を要していた。

周知の如く、レジスト工程は、例えば、レジスト膜の形
成、マスクによる露光及び現像によりレジスト膜をパタ
ーンニングするレジストパターンニング工程を要し、更
に該レジストパターンをマスクに所定の加工や不純物導
入を行った後には余計なレジストを除去する必要がある
など、工程が煩雑であった。また、レジストパターン形
成の際のマスク合わせも手間がかかるものであり、この
ようにレジスト工程は、最も時間のかかるものであった
。半導体装置等の製造の全体の時間、特にＴ　Ａ　Ｔ　
（Ｔｕｒｎ　ａｒｒｏｕｎｄ　Ｔｉｍｅ）　　と称され
ている工程時間を減らすことが望まれているが、従来こ
のレジスト工程が工程時間低減のための隘路となってい
たのである。

従来のこの種の技術の一例を、第４図に示す。

この従来例は、レジスト工程により、ゲートポリＳｔの
ＲＩＥ（反応性イオンエツチング）加工と、ソース／ド
レイン領域の形成とを行う例である。

従来は、まず、第４図（ａ）に示すように、ゲートポリ
Ｓｉパターンユングのためにレジストパターン２ａを形
成し、これをマスクとしてポリＳｉ膜をＲＩＥＬ、ポリ
Ｓｉから成るゲート５を形成する。これが第１回目レジ
スト工程である。

次に、第１回目のレジスト工程のレジスト除去後、第４
図（ｂ）に示すように、第１の導電領域１１であるＮ″
領域第４図（ｃ）参照）形成用のレジストパターン２ｂ
を形成し、これをマスクに（厳密にはこれとＬＯＧＯ３
領域６をなす５ｉ０２をマスクに）不純物としてＢ゛を
導入する。不純物が導入された部分を模式的に破線で示
し、符号１１ａを付した。これが第２回目のレジスト工
程である。不純物が導入された部分は適宜アニールなど
の手段で拡散され、第１の導電領域１１とする。

次に、第２回目のレジスト工程のレジスト除去後、第４
図（ｃ）に示すように、第２の導電領域１２であるＰ″
領域第４図（ｄ）参照）形成用のレジストパターン２ｃ
を形成し、上記と同様にして不純物としてＰ＋を導入す
る。導入された部分を同じく破線で示し符号１２ａを付
した。これが第３回目のレジスト工程である。適宜アニ
ール等で不純物を拡散し、第２の導電領域１２が形成さ
れた第４図（ｄ）の構造を得る。

各図中、１は半導体基板、１３はＰウェル、１４はＮウ
ェルである。

上記のように、パターンニングと導電領域の形成のため
には、最低３回のレジスト工程を要していたのである。

なお、この従来例では、不純物導入のイオン注入（第４
図（ｂ）（ｃ））の際、イオンがゲート５をつきぬけて
基板１のチャネル部に達するおそれもあった。

次に第５図を参照して、別の従来技術を説明する。これ
は、５ｉｆｔによる素子間分離領域（ＬＯＧＯ３）の形
成と、導電領域の形成とを行う例である。

まず、基板１上に形成した素子間分離用絶縁膜３である
Ｓｉｎ、膜と、その上層の絶縁膜４であるＳｉＮ　（シ
リコンナイトライド）膜について、第５図（ａ）に示す
ように、レジストパターン２ａによりＬＯＧＯ３部分の
窓開けを行う。これが第１回目のレジスト工程である。

次に、第５図（ｂ）に示すように、第１の導電領域１１
（第５図（ｃ）参照）形成用のＮチャネルストップイオ
ン注入用のレジストパターンニングを行い、形成したレ
ジストパターン２ｂと第５図（ａ）で窓開けした絶縁層
４　（ＳｉＮ）をマスクとして、Ｎチャネルストップイ
オン注入を行う。これが第２回目のレジスト工程である
。

次に、第５図（ｃ）に示すように、第２の導電領域１２
（第５図（ｄ）参照）形成用のＰチャネルストップイオ
ン注入用のレジストパターンニングを行い、形成したレ
ジストパターン２Ｃと第５図（ａ）で窓開けした絶縁層
（ＳｉＮ）をマスクとして、Ｐチャネルストップイオン
注入を行う。これが第３回目のレジスト工程である。

以前は、第５図（ｄ）に示す第２の導電領域１２である
Ｎ領域は、必ずしもこれを形成しなくてもそれ程の支障
はないと考えられて来たが、近年の素子の微細化・集積
化に伴い、かかるＰチャネルストップ領域の形成も必要
と考えられるようになって来ており、今後はこのような
導電領域１２の形成を要する技術が主流となると考えら
れる。

上述したように、この従来方法には、レジストパターン
ニング工程が多く、どうしてもＴＡＴが長くなるという
欠点があった。

なおこの従来例には、第５図（ｂ）（ｃ）に示すイオン
注入時に、絶縁層４をつきぬけてイオンが基板１に達す
るおそれがあるので、その分絶縁層４の膜厚を大きくし
なければならず、かつこれは余りに厚くしてもいけない
ので、その膜形成の余裕度が小さいという問題もある。

〔発明が解決しようとする問題点〕

上述したように、従来技術には、レジスト工程が多く、
形成過程に時間を要するという問題点があった。

本発明はこの問題点を解決して、工程時間を減少でき、
よってＴＡＴを短くすることができるレジスト工程を用
いたパターンニング及び導電領域の形成方法を提供する
ことを目的とする。

〔問題点を解決するための手段〕

本発明は、レジスト工程により半導体基板上の被加工部
をパターンニングし、かつ、レジスト工程により半導体
基板に不純物を導入して第１の導電領域と第２の導電領
域とを形成するレジスト工程を用いたパターンニング及
び導電領域形成方法において、第１の導電領域形成用の
レジストパターンを形成し、このレジストパターンをマ
スクとして被加工部の第１のパターンニングを行い、か
つ同じレジストパターンをマスクとして第１の導電領域
形成用の不純物の導入を行う第１のレジスト工程と、第
２の導電領域形成用のレジストパターンを形成し、この
レジストパターンをマスクとして被加工部の第２のパタ
ーンニングを行い、かつ同じレジストパターンをマスク
として第２の導電領域形成用の不純物の導入を行う第２
のレジスト工程とから成り、該第１．第２のレジスト工
程の２つのレジスト工程によって被加工部のパターンニ
ングと第１．第２の導電領域の形成とを行うことを特徴
とするレジスト工程を用いたパターンニング及び導電領
域形成方法であって、この構成により上記した問題点を
解決したものである。

〔作用〕

本発明によれば、第１のレジスト工程において、第１の
導電領域形成用のレジストパターンを形成し、このレジ
ストパターンをマスクとして被加工部の第１のパターン
ニングを行い、かつ同じレジストパターンをマスクとし
て第１の導電領域形成用の不純物の導入を行い、また、
第２のレジスト工程において、第２の導を領域形成用の
レジストパターンを形成し、このレジストパターンをマ
スクとして被加工部の第２のパターンニングを行い、か
つ同じレジストパターンをマスクとして第２の導電領域
形成用の不純物の導入を行うことにより、該第１．第２
のレジスト工程の２つのレジスト工程によって被加工部
のパターンニングと第１．第２の導１１　？ｆＩ域の形
成とを行うので、従来３工程を要していたレジスト工程
を２工程に減らすことができる。このように本発明によ
れば、最も時間を要していたレジスト工程についてその
工程数を滅らせるので、大幅な時間の短縮が可能となる
。

〔実施例〕

以下本発明の実施例にってい、図面を参照して説明する
。但し当然のことではあるが、本発明は以下に述べる実
施例により限定されるものではない。

実施例−１ この実施例は、本発明を、半導体装置の製造において、
ＬＯＧＯ３窓開は用のパターンニングと、Ｎチャネルス
トップイオン注入、Ｐチャネルストップイオン注入によ
る導電領域形成とを行う場合に利用したものである。第
５図に示した従来技術（２）の改良に該当するものであ
る。

本実施例においては、本発明を採用することによって、
Ｎチャネルストップイオン注入とＰチャネルストップイ
オン注入のレジストパターンニングを改良し、これをＬ
ＯＧＯ３窓開は及び各チャネルストップイオン注入のマ
スクとして兼用するようにして、以下の手順によって素
子分離領域を作製した。

（第１のレジスト工程） 第１図（ａ）に示すように、Ｎチャネルストップイオン
注入用レジストパターンニングを行い、形成した第１の
レジストパターン２１をマスクとしてＮチャネルＬＯＧ
Ｏ３のＲＩＨによる形成、及びＮチャネルストップイオ
ン注−人を続けて行う。

イオン注入された部分を模式的に破線部１１ａで示す。

具体的には、ＬＯＧＯ３のパターンニングは、基板１上
に形成した素子間分離用絶縁膜３である５ｉＯ１と、そ
の上の上層絶縁膜４であるＳｉＮをパターンニングして
形成するようにした。また、Ｎチャネルストップイオン
注入は、Ｂ３を注入するようにした。

（第２のレジスト工程） 第１図（ｂ）に示すように、Ｐチャネルストップイオン
注入用のレジストパターンニングを行い、形成した第２
のレジストパターンをマスクとじてＰチャネルＬＯＧＯ
３のＲＩＥによる形成、及びＰチャネルストップイオン
注入を続けて行う。イオン注入された部分を模式的に破
線部１２ａで示す。

ＬＯＧＯ３のパターンニングは上記と同様に行い、また
、Ｐチャネルストップイオン注入は、Ｐ゛を注入するよ
うにした。

これにより、第１図（Ｃ）に示すように、第１゜第２の
導電領域１１．１２　（本例では第１の導電領域１１は
Ｎチャネルストップ用ｐ　８Ｈ域、第２の導電領域１２
はＰチャネルストップ用Ｎ領域）を有する構造が、２工
程のレジスト工程により得られる。なお、注入した不純
物の拡散のためには、適宜アニールなどを行えばよい。

上記方法により、従来技術（第５図）の場合に比して、
工程数を低減できる。即ち、 （従来技術） 第１回目レジスト工程 ＬＯＣＯ３形成用フォトレジストパターンニング工程■ ＬＯＣＯＳ形成ＲＩＥ■ 後処理■ 第２回目レジスト工程 Ｎチャネルストップ形成用フォトレジストパターンニン
グ工程■ Ｎチャネルストップ形成イオン注入■ 後処理■ 第３回目レジスト工程 Ｐチャネルストップ形成用フォトレジストパターンニン
グ工程■ Ｐチャネルストップ形成イオン注入■ 後処理■ という従来工程に対し、 （本実施例） 第１のレジスト工程 ＮチャネルストップＬＯＧＯ３形成用フォトレジストパ
ターンニング工程■ ＮチャネルストップＬＯＣＯＳ形成ＲＩＥ■Ｎチャネル
ストップ形成イオン注入■ 後処理■ 第２のレジスト工程 ＰチャネルストップＬＯＧＯＳ形成用フォトレジストパ
ターンニング工程■ ＰチャネルストンプＬＯＣＯ３形成ＲＩＥ■Ｐチャネル
ストップ形成イオン注入■ 後処理■ のように、レジストパターンニング工程が３工程から２
工程に減少し、また全体の工程数も、９工程から８工程
に減少する。特に、レジストノくターンニング工程の低
減が、全体の工程時間の低減とＴＡＴ削減のために有利
である。

なお上記工程中、後処理は、処理すべき対象に応じて適
宜の手段を用いてよく、例えばレジスト除去については
、硫酸と過酸化水素水との混合液（いわゆる硫酸通水）
を用いるウェット処理を用いたり、あるいはイオン注入
工程が入るのでレジストが変質して除去しにくくなって
いる場合などは、まず０□プラズマアツシングを行った
後、ウェット処理するようにしてもよい。

また本実施例では、チャネルスト・ンプイオン注入のと
き、第１図（ａ）（ｂ）に示すように、目的チャネル以
外の活性領域はレジストパターン２１゜２２で覆ってい
るので、不純物が絶縁層４　（ＳｉＮ）と絶縁層３　（
ＳｉＯ□）を突きぬけることがなくなる。

従ってイオン注入エネルギや、絶縁層４　（ＳｉＮ）膜
厚に対するマージン（余裕度）が増大する。つまり、従
来技術では絶縁層４が薄すぎると目的チャネル以外にイ
オン注入がなされてしまったり、あるいは注入領域の絶
縁層３が厚すぎると良好なイオン注入ができないなど、
膜厚制御等に自由度が小さ（、難しかったのに対し、本
実施例では、ＳｉＮから成る絶縁層４の厚さのマージン
をとれ、余裕度が大きくなる０例えば、絶縁層４を厚く
することもでき、これによってＬＯＧＯ３酸化時のスト
レスを小さくして、欠陥のない素子を得るようにできる
など有利である。

前記したように、第２の導電領域１２であるＮｗ４域は
、以前は必ずしも形成しな（でもよいと考えられていた
が、構造の微細化により、性能上これも必要となるもの
である。

また、この実施例では、第１．第２の導電領域１１、１
２であるＰ領域とＮＳＩ域とは隣接して形成されている
が、これで実用上問題はない。両頭域１１゜１２を離す
ようにレジストパターン２１．２２を形成するようなマ
スクを用いると、そのマスク合わせによっては絶縁層４
　（ＳｉＮ）が残ってしまうおそれがあるが、むしろこ
れが残るより、余裕をもたせてマスク合わせを大きくし
て絶縁層４が完全にエツチングされるようにした方が良
い。多少Ｐ、Ｈの両頭域が重なっても問題ないからであ
る。

−′な二 実施例−２ 本実施例は、本発明を、ゲート材となるポリＳｉのＲＩ
Ｅによるパターンニングと、ソース／ドレイン領域とな
る導電領域の形成とに適用したものである。第４図に示
した従来技術（１）の改良に該当する。

本実施例においても、次の２つのレジスト工程によりパ
ターンニング及び導電領域の形成を行った。

まず、第２図（ａ）に示すように、Ｎチャネルゲート材
５１形成用のポリシリコンＲＩＥのためのレジストパタ
ーンニングを行い、形成したレジストパターン２１によ
りＲＩＥを行い、かつこれに続けて、Ｎチャネルソース
／ドレインイオン注入（ここではＢ＋のイオン注入）を
行う。これが第１のレジスト工程である。

図中、５０はポリシリコン膜、１３は半導体基板１中の
Ｐウェル、１４は同じくＮウェル、６はＳｉｎ、から成
るロコス領域である。

次に第２図に示すように、Ｐチャネルゲート材５２形成
用のポリシリコンＲＩＥのためのレジストパターンニン
グを行い、形成したレジストバター−ン２２によりＲＩ
Ｅを行い、かつこれに続けてＰチャネルソース／ドレイ
ンイオン注入（ここではＰ゛のイオン注入）を行う。こ
れが第２のレジスト工程である。

上記第１．第２のレジスト工程により、第２図（Ｃ）に
示す如く、ゲート材５１．５２及び、第１゜第２の導電
領域１１．１２であるソース／ドレイン領域が形成され
た構造が得られる。

本実施例においても、実施例＝１と同様に、レジストパ
ターンニング工程数及び全工程数が減少するという効果
が得られる。

また本実施例では、これに加え、次の利点が生ずる。即
ち、従来技術では、第４図（ｂ）（ｃ）に示すイオン注
入の際、ゲート材５を突きぬけてイオンが基板１に達し
、所望以外のイオン打ち込みが行われてしまう可能性が
あるが、本実施例では、ソース／ドレインイオン注入時
に両チャネルのゲート材５１．５２ともにレジストパタ
ーン２１．２２によって保護されている（第１図（ｂ）
（ｃ）参照）ため、チャネル部分への注入不純物の突き
ぬけが抑制できる。

なお第２図中、第１図と同じ符号は対応する同様な構成
部分を示す。

実施例−３ 本実施例は、本発明を、第１層ＡＩ！、配線コンタクト
ホール形成ＲＩＥと、Ｐ、Ｎコンタクトホールイオン注
入の形成に適用したものである。本実施例も実施例−１
，２と同様に、レジストパターンニング工程及び工程数
を削減することができる。

手順を以下に示す。

第３図（ａ）に示すように、Ｎ゛コンタクトホール形成
ＲＩＥのた控のレジストパターンニングを行い、形成し
たレジストパターン２１を用いて、ＲＩＥとＮ０コンタ
クトホールイオン注入（ここではＢ゛イオン注入を続け
て行う。これが第１のレジスト工程である。

次に、第３図（ｂ）に示すように、Ｐ°コンタクトホー
ル形成のＲＩＥのためのレジストパターンニングを行い
、形成したレジストパターン２２を用いて、ＲＩＥとＰ
９コンタクトホールイオン注入を続けて行う。これが第
２のレジスト工程である。

第３図中、１．　ｌｌａ、　１２ａ、　１３．１４．６
．５１゜５２は前記実施例と同様であり、７０は層間膜
（ここではＡｓ　ＳＧ膜）で、７はこれがパターンニン
グされたものである。

本実施例でも、実施例−１，２と同様にレジストパター
ンニング工程数を削減し、ＴＡＴの短縮が可能である。

〔発明の効果〕

上述の如く、本発明によれば、レジスト工程により半導
体基板上の被加工部をパターンニングし、かつ、レジス
ト工程により半導体基板に不純物を導入して第１の導電
領域と第２の導電領域とを形成するレジスト工程を用い
たパターンニング及び導電領域形成方法において、レジ
ストパターンニング工程数及び全体の工程数を削減でき
、工程時間の短縮化を図ることができるものである。

【図面の簡単な説明】

第１図（ａ）〜（Ｃ）、第２図（ａ）　〜（ｃ）、第３
図（ａ）〜（ｃ）は、それぞれ実施例−１、実施例−２
、実施例−３の工程を、各工程における被加工材の断面
図で示したものである。第４図（ａ）〜（ｄ）及び第５
図（ａ）〜（ｄ）は、それぞれ従来例を示す。 １・・・半導体基板、２１・・・第１のレジストパター
ン、２２・・・第２のレジストパターン、１１・・・第
１の導電領域、１２・・・第２の導電領域。

Claims (1)

1. 【特許請求の範囲】 １、レジスト工程により半導体基板上の被加工部をパタ
   ーンニングし、かつ、レジスト工程により半導体基板に
   不純物を導入して第１の導電領域と第２の導電領域とを
   形成するレジスト工程を用いたパターンニング及び導電
   領域形成方法において、 第１の導電領域形成用のレジストパターンを形成し、こ
   のレジストパターンをマスクとして被加工部の第１のパ
   ターンニングを行い、かつ同じレジストパターンをマス
   クとして第１の導電領域形成用の不純物の導入を行う第
   １のレジスト工程と、第２の導電領域形成用のレジスト
   パターンを形成し、このレジストパターンをマスクとし
   て被加工部の第２のパターンニングを行い、かつ同じレ
   ジストパターンをマスクとして第２の導電領域形成用の
   不純物の導入を行う第２のレジスト工程とから成り、 該第１、第２のレジスト工程の２つのレジスト工程によ
   って被加工部のパターンニングと第１、第２の導電領域
   の形成とを行うことを特徴とするレジスト工程を用いた
   パターンニング及び導電領域形成方法。