JPH0471269A - 不揮発性半導体記憶装置およびその駆動方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリトランジスタに記憶されたデー夕を電気
的に消去して新たなデータを書込むことができる電気的
消去可能型の不揮発性半導体記憶装置ならびにその駆動
方法に利用する。

〔概要〕

本発明は、電気に消去および書込みが可能な不揮発性半
導体記憶装置およびその駆動方法において、 浮遊ゲート電極および制御ゲート電極を有するＭＯＳ型
のメモリトランジスタとＭＯＳ型の選択用トランジスタ
とを並列に接続した対を１単位とし複数単位直列に接続
して一つのメモリアレイ構成群とし、このメモリアレイ
構成群を行列状に配置してメモリアレイを構成し、メモ
リトランジスタの制御ゲート電極同士を各行ごとに接続
して第一のワード線とし、選択用トランジスタのゲート
電極同士を接続して第二のワード線とし、メモリアレイ
構成群のドレイン電極同士を各列ごとに接続してビット
線とし、メモリアレイ構成群のソース電極同士を接続し
てソース線とし、選択用トランジスタを動作状態に応じ
て「オン」または「オフ」状態としてメモリトランジス
タを選択し、書込み時にはチャネル電流によるホットエ
レクトロン注入により動作させることにより、 緒特性の向上を図ったものである。

〔従来の技術〕

従来から電源を切っても書込まれたデータが消失しない
不揮発性半導体記憶装置が種々研究開発されている。そ
して、近年、その中でも電気的に消去および書込みが可
能なＥＥＰＲＯＭ　（エレクトリカリ−ニレエサプル　
プログラマブル　リード　オンリー　メモリ）の開発が
急速に進み、各種の製品が実用化されている。

ＥＥＰＲＯＭには種々の構造のものがあり、近時、メモ
リトランジスタを直列に接続して構成されたものが提案
されている。（アール、シロタ他、テエクニカルダイジ
ェスト、１９８８年ＶＬＳＩ技ｌに関するシンポジウム
（ＲｌＳｈｉｒｏｔａ　ｅｔａｌ、Ｔｅｃｈｎｉｃ−ａ
ｌ　ｄｉｇｅｓｔ　ｏｆ　１９８８　ｓｙｍｐｏｓｉｕ
ｍ　ｏｎ　ＶＬＳ［ｔｅｃｈｎｏｌｏ−ｇｙ）　Ｐ３３
〜Ｐ３４．参照） 第６図はかかる不揮発性半導体記憶装置の一例を示す回
路図である。符号Ｑｓｉｊ　（ｉ＝１．２、ｊ＝１〜６
）は選択用トランジスタであり、符号Ｑ＊ｉｊ　（１＝
　ｌｓ　　２、ｊ＝１〜６）はメモリトランジスタであ
る。メモリトランジスタの制御ゲート電極は各行ごとに
ワード線Ｌ（＋＝１〜６）に接続されている。また、選
択用トランジスタのうちビット線に接続されている第一
の選択用トランジスタ群（図中のＱ、、、　、Ｑ、、、
　、ＱＳｌ、およびＱｓａｓ）のゲート電極はそれぞれ
第一の選択線Ｄ１およびＤ３に接続され、他の第二の選
択用トランジスタ群（ＱＳｌａ　、Ｑｓ２２％　ＱＳｌ
４　、Ｑｓｚ４）は第二の選択線Ｄ２　Ｊよびり、に接
続されている。

さらに、第一の選択用トランジスタと三つのメモリトラ
ンジスタと第二の選択用トランジスタとは対をなしビッ
ト線Ｙ、およびＹ２とソース線Ｓとの間に直列に接続さ
れている。ビット線Ｙ、およびＹ２は第一の選択用トラ
ンジスタのドレイン電極を各列ごとに接続している。

第７図（ａ）はこの記憶装置のビット線からソース線ま
での対となっているトランジスタ群の平面図で層間絶縁
膜のない状態を示し、第７図（ｂ）は第７図（ａ）のＡ
−Ａ’面での断面図である。

ここで、２１は半導体基板、２８＆は第一の選択用トラ
ンジスタのドレイン領域となる不純物拡散層、２８ｂは
第二の選択用トランジスタのソース領域となる不純物拡
散層、２８Ｃは各トランジスタを直列に接続する不純物
拡散層、２３ａは第一および第二の選択用トランジスタ
のゲート絶縁膜、２３はメモリトランジスタの第一ゲー
ト絶縁膜、２４はメモリトランジスタの第二ゲート絶縁
膜、２５は浮遊ゲート電極、２６は制御ゲート電極、２
６ａは選択用トランジスタのゲート電極、２７は層間絶
縁膜、２９はコンタクト、ならびに３０はビット線金属
配線である。

この不揮発性半導体８己憶装置の構造的特徴は、メモリ
トランジスタの第一ゲート絶縁膜２３が例えば９ＯＡと
薄く、浮遊ゲート電極一基板間、および浮遊ゲート電極
−ソース・ドレイン電極間のトンネリングが容易におき
ることで、この動作原理を利用し電気的書込み消去を行
う。

この不揮発性半導体記憶装置の動作原理を、最初に第６
図Ｑｓ＋ｔ　、Ｑ□３、Ｑ□２、Ｑ□３およびＱ、、、
の直列トランジスタ群で、Ｎチャネルトランジスタを例
にして説明する。

この場合のデータ消去、書込みおよび読出しの各モード
におけるビット線Ｙｌ　、第一ふよび第二の選択線Ｄ１
　およびＤ２、ワード線ｘ１、ｘ２およびｘ３、ならび
にソース線Ｓの動作電位（Ｖ）を第１表に示す。

（以下本頁余白） なおここで、データの消去は浮遊ゲート電極へ電子を注
入する状態を、またデータの書込みは浮遊ゲート電極か
ら電子を放出する状態のことをいう。データを消去する
場合は、ワード線Ｌ　、Ｘ２およびＸ、を正電位側とし
、ビット線Ｙ、およびソース線Ｓを接地電位側として高
電圧（例えば１７Ｖ）を印加する。第一および第二の選
択線Ｄ１およびＤ２には５Ｖが印加されているため、こ
の状態でチャネルおよびソース電極およびドレイン電極
の電位はＯＶに固定され、各メモリトランジスタＱつＩ
Ｉ　ＳＱｗ＋ａおよびＱ）ｌ１３の第一ゲート絶縁膜２
３中の電界が強くなり、Ｆ−Ｎ電子トンネル現象が発生
して半導体基板２１および不純物拡散層２８ｃから第一
ゲート絶縁膜２３を介して浮遊ゲート電極２５に電子が
注入された状態になり、各メモリトランジスタＱ。＋ｔ
　ＳＱＭ１２　右よびＱつ１．のしきい値電圧が上昇す
る。この状態がデータが消去された状態である。この消
去モードにおいては、メモリトランジスタの選択性はな
いため、全メモリトランジスタに記憶されていたデータ
が同時に消去される。

一方、メモリトランジスタＱ）Ｉｌｌ　、Ｑｌｌ１１２
またはＱ、Ｈにデータを書込むときには、ビット線Ｙ１
と、書込みをすべきメモリトランジスタＱ。１１、ＱＭ
、２またはＱ。Ｉ３よりもビット線Ｙ１側に接続されて
いるメモリトランジスタのワード線Ｘ１、ｘ２またはｘ
３とを高電位（例えば２０ｖ）にするとともに、書込む
べきメモリトランジスタＱｘＱＭ＋２またはＱ３および
それよりソース線Ｓ側に接続されているメモリトランジ
スタのワード線Ｘ１ｓＸ２またはｘ３を接地電位にする
。そうすると、書込みメモリトランジスタＱ□１、ＱＸ
１２　ｔたはＱ、Ｈの第一ゲート絶縁膜２３中の電界が
強くなり、Ｆ−Ｎ電子トンネル現象により、浮遊ゲート
電極２５から不純物拡散層２８ｃに向けて電子が放出さ
れる。このとき、制御ゲート電極２６とドレイン電極に
高電圧が印加されたメモリトランジスタは、トランスフ
ァートランジスタとしてのみ働き、このバイアス状態の
メモリトランジスタの第一ゲート絶縁膜２３の電界は小
さくなりＦ−Ｎ電子トンネル現象を起こさない。さらに
、書込みメモリトランジスタよりもソース側に接続され
たメモリトランジスタでは制御ゲート２６の電位は接地
電位になるが、ドレイン電極電位が書込みメモリトラン
ジスタによりカットオフされるため高くならず、その結
果、第一ゲート絶縁膜２３中の電界が小さくなりＦ−Ｎ
電子トンネル現象を起こさない。これによりメモリトラ
ンジスタへの選択書込みが達成される。

書込みを行うべきメモリトランジスタが複数の場合は、
１個の選択用トランジスタＱｓ、に接続されている複数
個のメモリトランジスタに対し前述の方法で順次ソース
側のメモリトランジスタより書込みを行う。これはメモ
リトランジスタ書込み中の電界ストレスによる既書込デ
ータの保護、すなわちしきい値電圧変動の防止のためで
ある。

なお、このデータ書込み時には第二の選択用トランジス
タのゲート電極に接続されている第二の選択線Ｄ２はＯ
Ｖに保持する必要がある。これは、メモリトランジスタ
の制御ゲート電極電位がＯＶでも既書込メモリトランジ
スタの場合チャネル電流が流れてしまうことからこのチ
ャネル電流をしゃ断するためである。

メモリトランジスタに記憶されたデータを読出す場合は
、ビット線Ｙ、をＩ■に、第一の選択線り３、および第
二の選択線Ｄ２を５ｖに固定し、読出すべきメモリトラ
ンジスタに接続されたワード線Ｘ１、Ｘ２またはＸ３の
みを接地電位に他を全て５Ｖに接続する。そうすると、
選択されたメモリトランジスタが消去状態の場合、しき
い値電圧が正であるため、ビット線からソース線へ電流
は流れない。一方、選択されたメモリトランジスタが書
込み状態であればしきい値電圧が負であるため電流が流
れる。他のメモＩＪ　）ランジスタは全てトランスファ
ゲートとして働く。このため、各メモＩＪ　）ランジス
タのしきい値電圧が必ず制御ゲート電圧（例えば５Ｖ）
以下に制御されていなければならない。

次に、第６図の各直列に接続された四つの群からメーｅ
−ｒノトランジスタＱＸ＋３　、Ｑ）１２３　、Ｑｌｌ
ＩＩ＆　＃よびＱ、２６を代表させて、書込み状態の四
つの群のバイアス状態を説明する。このときの各ワード
線、第一および第二選択線ならびにビット線の動作電位
（Ｖ）を第２表に示す。

（以下不買余白） メモリトランジスタＱ。１３　とＱ、２．は同一のワー
ド線Ｘ、で、またメモリトランジスタＱ、、、とＱ　Ｋ
　２１１は同一のワード線ｘ６で制御ゲート電極電位が
制御される。このたｔ１メ士リトすンジスタＱＫ１３　
とＱｌ、１２３、およびＱＸＩＧ　とＱ、２６の選択性
はビット線Ｙ１およびＹ２によって行われる。例えば、
メモリトランジスタＱ。１．を書込みかつメモリトラン
ジスタＱ。２３を書込まない場合、ビット線Ｙ２はＩＯ
Ｖの中間電位に保たれ、この結果メモリトランジスタＱ
Ｍ２３のバイアス状態は制御ゲート電極にＯｖｌ　ドレ
イン電極にＩＯＶが印加される状態になる。この結果、
第一ゲート絶縁膜２３に加わる電界はメモリトランジス
タＱ、、３に比べて小さく　Ｆ−Ｎ電子トンネリングを
起こすに至らない。このためメモリトランジスタＱ）１
２３の誤書込みは起きない。またこのとき、メモリトラ
ンジスタＱ１１．．およびＱ、２２は制御ゲートに２０
ｖ１ドレイン電極にＩＯＶが印加されるバイアス状態に
なる。

この状態も前に説明した消去状態の制御ゲー）−ドレイ
ン電極間電圧差よりも小さく　Ｆ−Ｎ電子トンネリング
は起きず書込み中の非書込ビット線の非選択メモリトラ
ンジスタの消去は起きない。メモリトランジスタＱ）１
１１１およびＱ、２．については、ワード線ｘ６はＯｖ
にバイアスされしかもドレイン電極はゲート電極が第一
の選択線り、によりＯＶに固定される第一の選択トラン
ジスタＱ、１．およびＱｓ２．により、ビット線Ｙ１お
よびＹ２により切りはなされるため、電圧ストレスは加
わらず誤消去および誤書込みは起きない。

このようにワード線を共有するメモリトランジスタの誤
書込みを防ぐため、例えば１０ｖ等の中間電位が必要で
ある。なおこの中間電位を用いずビット線を例えばＯＶ
と２０Ｖの２値の電圧のみで制御する場合もちろん誤書
込みは防止できるが、書込み中の非書込ビット線の非選
択メモＩＪ　トランジスタの消去の進行を防ぐことがで
きない。これは過消去の問題、つまりはしきい値電圧の
非意図的な増加を引き起こす。これは特にビット線に近
いメモリトランジスタで顕著で、かつ直列にメモリトラ
ンジスタの数が多いほど書込み中消去の回数が多くなる
ため問題になる。この問題は、例えば、非書込みトラン
ジスタのしきい値電圧が読出し時制御ゲート電圧よりも
高くなるようなときには、データの誤読出しにつながり
致命的な欠陥となる。

このような従来のメモリトランジスタを直列に接続して
構成された不揮発性半導体記憶装置は、（１）消去およ
び書込みともにＦ−Ｎ電子トンネリングを使用する。

（２）　　メモリトランジスタの他にビット線とソース
線の間に選択トランジスタを２個直列に接続する。

（３）書込み中の非選択トランジスタの非意図的な消去
を防止するためビット線電位に高、中および低の３値の
バイアス電圧を使用する。

等の特徴を有している。

〔発明が解決しようとする課題〕

しかし、前述のように、従来の不揮発性半導体記憶装置
は、選択性の書込みのために３種類のビット線電位を必
要とし、なおかつその中間電位と高、低電位との電位差
でＦ−Ｎ電子トンネリングを制御する必要があるため、
その電圧の設定範囲が狭い欠点がある。特に、中間電位
の電圧設定は、高くとも低くとも不良の原因となるので
特にその制御が困難である。

さらに過消去の問題、つまり読出し時の制御ゲート電圧
以上にメモリトランジスタのしきい値電圧が上昇してし
まう問題は原理的に残っている。

これを制御するために消去電圧のち密な設定および制御
やメモ＋Ｊ　）ランジスタの製造方法に対する制限が生
じ製造歩留りの低下を生じさせる欠点がある。

また、書込みおよび消去ともにＦ−Ｎ電子トンネリング
を使用しているため書込みおよび消去ともに比較的高い
電圧を必要としており、これはビット線制御用トランジ
スタとワード線制御用トランジスタにともに高耐圧のト
ランジスタおよび接合を用いなければいけない欠点があ
る。

また、書込みおよび消去ともにＦ−Ｎ　）ンネリングし
か利用できないため、第一ゲート絶縁膜は、例えば１０
０Å以下の酸化膜等の薄い絶縁膜しか利用できない。こ
のため、絶縁膜の膜厚や膜質の制御が難しく製造歩留り
が低い欠点がある。

また、書込みがソース線側からシリアルにしかできない
ため、必ず全ビットの消去および再プログラムが必要で
あり、例えばワード消去およびワード書込み等の機能を
もたせることが不可能である。このことは再プログラム
に要する時間が長大であることを意味し、大容量不揮発
性記憶装置として用いるとしてもその用途が極端に制限
される欠点がある。

本発明の目的は、前記の欠点を除去することにより、選
択的書込みにおいて中間電位を必要とせず、書込みを比
較的低電位で可能な、過消去および過書込みの問題を起
こさない、書込みおよび消去に対し電圧マージンの広い
、第一ゲート絶縁膜が厚くとも製造可能な、かつワード
書込みおよびワード消去の機能を有することも可能な、
高集積化に適した不揮発性半導体記憶装置およびその駆
動方法を提供することにある。

〔課題を解決するための手段〕

本発明の不揮発性半導体記憶装置は、浮遊ゲート電極お
よび制御ゲート電極を有するＭＯＳ型のメモリトランジ
スタとＭＯＳ型の第一の選択用トランジスタとを並列に
接続した対を１単位とし複数単位直列に接続して一つの
メモリアレイ構成群とし、このメモリアレイ構成群を行
列状に配置して構成されたメモリアレイを備え、前記メ
モＩＪ　）ランジスタの制御ゲート電極同士を各行ごと
に接続して配置された第一のワード線と、前記選択用ト
ランジスタのゲート電極同士を各行ごとに接続して配置
された第二のワード線と、前記メモリアレイ構成群の一
方の取出し電極同士を各列ごとに接続して配置されたビ
ット線と、前記メモリアレイ構成群の他方の取出し電極
同士を共通に接続して配置されたソース線とを含むこと
を特徴とする。

また、本発明の不揮発性半導体記憶装置は、前記ビット
線と前記メモリアレイ構成群の一方の取出し電極同士と
各列との間に接続されたＭＯＳ型の第二の選択用トラン
ジスタと、この第二の選択用トランジスタのゲート電極
を各行ごとに接続して配置された選択線とを含むことを
特徴とする。

また、本発明の不揮発性半導体記憶装置の駆動方法は、
前記第一および第二の選択用トランジスタを導通状態ま
たは非導通状態とすることにより前記メモリトランジス
タを選択し、選択されたメモＩＪ　）ランジスタを書込
み時にはチャネル電流によるホットエレクロン注入によ
りその浮遊ゲートに電子蓄積を行う条件で駆動すること
を特徴とする。

〔作用〕

本発明は、直列に接続されたメモリトランジスタのソー
ス電極およびドレイン電極にそれぞれ接続されたソース
電極およびドレイン電極を有するＭＯＳ型の第一の選択
用トランジスタを各メモリトランジスタに対して有し、
かつ、第一の選択用トランジスタのゲート電極が行ごと
に接続された第二のワード線を有している。

このため、選択用トランジスタを動作状態に応じて「オ
ン」状態または「オフ」状態とすることによって、選択
メモリトランジスタを個別に制御できる。例えば、トラ
ンジスタとしてＮチャネル型を用いた書込みの場合には
、同一メモリアレイ構成群内で、第一のワード線により
、選択メモリトランジスタの制御ゲート電極には高電位
を与え、それ以外のメモリトランジスタの制御ゲート電
極には接地電位を与え、第二のワード線により選択メモ
リトランジスタと対の選択用トランジスタのゲート電極
には接地電位を与え、それ以外の選択用トランジスタの
ゲート電極には高電位を与え、ソース線は接地電位に保
つ。この結果選択メモリトランジスタにはチャネル電流
が流れ、このチャネル電流によるホットエレクトロン注
入によりその浮遊ゲート電極に電子が蓄積される。この
場合、同一ワード線で選択メモリトランジスタと制御ゲ
ート電極が接続された他のメモリトランジスタはそのビ
ット線を接地電位に保つことで切り離され、当該ビット
線を中間電位に保つことなく、誤書込みおよび過書込み
が防止できる。また、消去の場合には、選択メモリトラ
ンジスタの制御ゲート電極を接地電位に、他のメモリト
ランジスタの制御ゲート電極および全選択用トランジス
タのゲート電極を高電位に保つことで、Ｆ−Ｎ電子トン
ネリングによりその浮遊ゲート電極に蓄積された電子を
放出させる。この結果過消去を防止できる。

また、第二の選択用トランジスタを選択線により制御す
ることで、選択メモリトランジスタを含む群とそれ以外
の群とを群ごとに切り離すことができ、メモリトランジ
スタのしきい値電圧の設定を広くすることができる。

〔実施例〕

以下、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第一実施例の不揮発性半導体記憶装置
の回路図である。符号ＱｓＢ　　（１＝１．２、ｊ＝１
〜６）は第一の選択用トランジスタであり、符号Ｑ１．
ｌｔ、＋　　（！＝１．２、ｊ＝１〜６）はメモリトラ
ンジスタである。メモリトランジスタＱ１．ｌｌＪ　と
選択用トランジスタＱＳｌｊ　とはそれぞれ対をなし、
これらの対が３対直列に接続されて、例えばメモリトラ
ンジスタＱ。１１　ｓ　ＱＸＩ□およびＱ、、３と選択
用トランジスタＱｓ＋＋　、ＱＳ１２およびＱ、１３と
からなる一つのメモリアレイ構成群を構成する。メモリ
セルアレイはこのメモリアレイ構成群を行列状に配置し
て得られる。メモ＋Ｊ　トランジスタの制御ゲート電極
は各行ごとに第一のワード線Ｌ　　（ｉ＝１〜６）に、
また選択用トランジスタのゲート電極は各行ごとに第二
ワード線Ｚｌ（１＝１〜６）に接続されている。直列に
接続されたトランジスタ群のドレイン電極は列ごとにビ
ット線Ｙｉ（ｉ＝１．２）に接続されており、方、ソー
ス電極は共通にソース線Ｓに接続されている。

第２図（ａ）、（ｂ）および（Ｃ）は、第１図のメモＩ
Ｊ　）ランジスタＱ□、の構造例を示したものである。

ここで第２図（ａ）はメモＩＪ　）ランジスタの回路図
、第２図（ｂ）はメモリトランジスタのワード線に沿っ
た方向での断面図、第２図（Ｃ）はメモＴＪ　）ランジ
スタのワード線に垂直方向での断面図である。

第２図う）アよび（Ｃ）において、ｌは例えば比抵抗１
３Ωｃｍのシリコン基板等の半導体基板、２は例えば厚
さ６０００人の酸化シリコン（以下、Ｓ　ｉ　０２とい
う。）からなるフィールド絶縁膜、３は例えば厚さ１０
０人の３１０２からなる第二のゲート絶縁膜、４は例え
ば厚さ３００人のＳ、０２からなる第二のゲート絶縁膜
、５は例えばリンをドーピングした厚さ２０００人の多
結晶シリコン膜等で形成された浮遊ゲート電極、６は例
えばリンをドーピングした厚さ４０００人の多結晶シリ
コン膜等で形成された制御ゲート電極、７は例えば厚さ
４０００人のＢＰＳＧ等からなる層間絶縁膜、ならびに
８ａｉよび８ｂは例えば深さ０．３μｍの不純物拡散層
である。

次に、この第一実施例の不揮発性半導体記憶装置の動作
について説明する。

本発明の特徴は、第１図および第２図（ａ）、ら）およ
び（Ｃ）において、浮遊ゲート電極５および制御ゲート
電極６を有するＭＯＳ型のメモリトランジスタＱ％ｔ」
　（ｔ＝１．２、ｊ＝１〜６）とＭＯＳ型の第一の選択
用トランジスタＱｓｉｊ（ｉ＝１．２、ｊ＝１〜６）と
を並列に接続した対を１単位とし複数単位直列に接続し
て一つのメモリアレイ構成群とし、このメモリアレイ構
成群を行列状に配置して構成されたメモリアレイを備え
、メモリトランジスタＱ□、の制御ゲート電極同士を各
行ごとに接続して配置された第一のワード線Ｌ　　（＋
＝１〜６）と、選択用トランジスタＱｓ目のゲート電極
同士を各行ごとに接続して配置された第二のワード線Ｚ
ｌ　（ｔ＝１〜６）と、前記メモリアレイ構成群のドレ
イン電極同士を各列ごとに接続して配置されたビット線
Ｙ＋　　（＋＝１．２）と、前記メモリアレイ構成群の
ソース電極同士を共通に接続して配置されたソース線Ｓ
とを含むことにある。

次に、本第一実施例の不揮発性半導体記憶装置の動作（
駆動方法）について説明する。

第３表に代表的なメモリアレイトランジスタを選択した
書込み状態の各ワード線、ビット線およびソース線の動
作電位の例を示す。

（以下不買余白） なお、ここで書込みとは浮遊ゲート電極に電子を注入し
、メモリトランジスタのしきい値電圧を増大することを
意味する。

この例での書込みは、チャネル電流によるホットエレク
トロン注入を利用している。例えばメモリトランジスタ
Ｑ、ｌ、、を書込む場合、このメモリトランジスタＱ１
．１１１　のドレイン電極にはビット線Ｙ１より６Ｖ、
制御ゲート電極には第一のワード線ｘ１より１０Ｖが供
給さる。一方、このメモＩＪ　）ランジスタＱ０１と対
をなす並列に接続された選択用トランジスタＱ、１１　
のゲート電極には第二のワード線Ｚ１によりＯＶが供給
され、この選択用トランジスタＱｌｌは「オフ」する。

従って、ドレイン電極からの電流経路はメモリトランジ
スタＱＸ、、を通る経路だけとなる。一方、このメモリ
トランジスタＱ。、が属する群の他の直列に接続された
メモリトランジスタＱ、１２およびＱ１４．、の制御ゲ
ート電極は、第一のワード線Ｘ２およびＸ。

により全てＯＶに固定される。他の選択用トランジスタ
Ｑ、Ｉ□およびＱ、１３のゲート電極には第二のワード
線Ｚ２および２．よりＩＯＶが供給され「オン」状態に
なる。従って、選択されたメモＩＪ　）ランジスタロ旧
、のソース電極はこの選択トランジスタＱ、１１　およ
びＱｓ、、を介して接地電位のソース線Ｓに接続される
。このときビット線Ｙ１よりソース線Ｓに接続される。

このときビット線Ｙよりソース線Ｓにチャネル電流が流
れ、メモリトランジスタＱ□１のチャネル中にホットエ
レクトロンが生じ浮遊ゲート電極に電子が注入される。

選択された同一群内のメモＩＪ　）ランジスタＱＭ１２
およびＱｏ、は制御ゲート電極電圧がＯＶと低くかつソ
ース−ドレイン電極間に電位差がわずかしか生じないた
め書込まれない。

同様に、メモリトランジスタＱｘＢを書込むときも同一
群内の他のメモリトランジスタＱＭＩ＋　およびＱＮ、
コの制御ゲート電極電位を全てＱＶに他の選択用トラン
ジスタＱ、１．およびＱ、１３のゲート電極をＩＯＶに
かつ選択用トランジスタＱＳＩ２のゲート電極電位をＯ
Ｖにし「オフ」させればよい。

すなわち、選択されたメモリトランジスタと対をなす選
択用トランジスタはメモリトランジスタをバイパスする
経路をしゃ断し、他の選択用トランジスタは非選択メモ
リトランジスタをバイパススる経路を形成し、ビット線
−ソース線間のトランスファーゲートとして働く。

また、　Ｑ、ｌ、、で代表される同一ビット線に接続さ
れている他のメモＩＪ　）ランジスタ群の誤書込みを防
止するために、他のトランジスタ群に接続されている第
一のワード線Ｘ４、ｘ、およびＸ６、ならびに第二のワ
ード線２．．２．およびＺ６は全てＯｖに固定される。

このため大きなメモＩＪ　）ランジスタのチャネル電流
が生じず書込みが生じない。

また、同一ワード線に接続されているメモリトランジス
タ、例えばＱｏｌとＱ。２□の選択書込みはビット線電
圧によって実現される。すなわち、メモリトランジスタ
Ｑ１４２１　の書込み時は、ビット線ＹｌがＯｖに固定
されてソース・ドレイン間電位差がＯＶになり書込みが
行われない。

次に、消去の例について説明する。第４Ａ表および第４
Ｂ表に消去状態の各ワード線、ビット線、およびソース
線の動作電位（Ｖ）の−例を示す。

ここで、第４Ａ表はソース線からの消去の場合を示し、
第４Ｂ表はビット線からの消去の場合を示す。

（以下不貞余白） なお、ここで消去とは、浮遊ゲート電極から電子を放出
しメモリトランジスタのしきい値電圧を減少させること
を意味する。

この例での消去はＦ−Ｎ電子トンネリングを利用してい
る。つまり、第２図（Ｃ）に示すように、メモリトラン
ジスタのソース・ドレイン領域となる不純物拡散層８ａ
および８ｂもしくはどちらか一方に例えばＩＩＩＩＶ等
の高電圧を印加し、制御ゲート電極６に例えばＯＶ等の
低電圧を印加した場合、浮遊ゲート電極５からソースま
たはドレイン領域にむかう第一ゲート絶縁膜３中の電界
が強くなり第一ゲート絶縁膜３を介しＦ−Ｎ　）ンネリ
ング現象が起こり電子の放出が起きる性質を利用してい
る。このため、第２図（Ｃ）に示すように、ソース・ド
レイン電極のうち一方を浮遊ゲート電極５にオーバーラ
ツプして設け、この部分でのＦ−Ｎ　）ンネリングが起
こりやすくかつドレイン耐圧を高くした構造である。

消去は第４Ａ表および第４Ｂ表に示すように、ビット線
側からもソース線側からも可能である。

まず、最初にソース側から消去を行う場合について説明
する。なお、このとき第２図（Ｃ）のような構造のメモ
リトランジスタであれば、ソース線側に浮遊ゲート電極
と不純物拡散層のオーバラップを有する電極を配置した
ほうが有利である。

−括消去の場合は、トランジスタの選択性がなく全ての
第一のワード線ｘ１〜Ｘ６をＯｖに全ての第二のワード
ａｚ１〜ｚ６を２０Ｖに、ソース線を２０Ｖに、ビット
線ＹＩおよびＹ２を開放状態にする。この結果全てのメ
モリトランジスタのソース線側の、付随的にはビット線
側の不純物拡散層電位は高電圧に保たれ、消去が可能に
なる。

ワード線を選択して消去をする場合は、選択した第一の
ワード線のみＯｖにし他の全ての第一のワード線、およ
び全ての第二のワード線を２０Ｖにする。この結果、選
択されたワード線以外では浮遊ゲート電極−ソース・ド
レイン電極間の電界が小さくなりＦ−Ｎ電子トンネリン
グが起きず消去が禁止される。この結果、選択された第
一のワード線に接続されたメモリトランジスタのみが消
去される。

ビット線側から消去する場合は、その電圧印加される不
純物拡散層が変わるだけで他は前記の動作と同様である
。

第３図（ａ）および（ｂ）はこれら書込み消去モードに
おけるメモリトランジスタのしきい値電圧（Ｖ、）の変
化を示している。第３図（ａ）に示すように、書込みが
行われた場合しきい値電圧が上昇し、例えば制御ゲート
電極電圧（ＶＧ　）が５ｖで電流が流れず、逆に消去か
行われた場合しきい値電圧は減少し、制御ゲート電極電
圧ＶＧが５Ｖで電流が流れる。第３図ら）はメモリトラ
ンジスタのしきい値電圧（Ｖ、）の時間に対する変動を
示している。

なお、ここで消去は電気的に行う方法のみ説明している
がこれは例えば紫外線照射による一括消去でもかまわな
い。

次に、読出し時の動作の説明を第５表を用いて行う。こ
こで、第５表は読出し状態にふける選択トランジスタと
それに対する各ワード線、ビット線およびソース線の動
作電位（Ｖ）を表している。

選択したメモリトランジスタの制御ゲート電極に５Ｖを
印加し、それと対をなす選択用トランジスタのゲート電
極にＯｖを印加し、選択用トランジスタのチャネルをオ
フし、メモリトランジスタのチャネル部のみの電流経路
とする。この選択したメモリトランジスタが属する他の
選択用トランジスタのゲート電極は全て５Ｖにし「オン
」状態にし、トランスファーとしてビット線から選択さ
れたメモリトランジスタのドレイン電極までの電流経路
、および選択されたメモリトランジスタからソース線ま
での電流経路をつくる。この結果、選択されたメモリト
ランジスタが書込み状態であり、そのしきい値電圧が５
Ｖ以上であれば、このメモリトランジスタによりビット
線からソース線への電流経路はしゃ断され、ビット線か
らソース線への電流流出は起こらない。逆に、選択され
たメモリトランジスタが消去状態でありそのしきい値電
圧が５Ｖ以下であれば、このメモリトランジスタのチャ
ネル電流が流れる。この電流はビット線からの流出電流
として現れる。

このように、選択したメモリトランジスタの書込みおよ
び消去状態がビット線からの電流の「なし」および「あ
り」にそれぞれ対応し、この電流をビット線に接続した
センスアンプ等で検出しデータ「１」および「０」にそ
れぞれ対応づけて情報を記憶する。非選択メモリトラン
ジスタの制御ゲート電極はＯｖでも５ｖでもよい（第５
表中では（）シて示しである）。なぜならこのメモリト
ランジスタは対になる選択用トランジスタの存在により
、トランスファーとしての働きをする必要がなくなって
いるからである。

また、本第一実施例では読出し時の非選択メモリトラン
ジスタのしきい値電圧も同様の意味からどのような値で
あってもよい。要するに選択用トランジスタのしきシ）
′値電圧が第二のワード線電圧よりも低ければ、この選
択用トランジスタがトランスファーとして働き本第一実
施例の読出し機能は動作する。選択したメモリトランジ
スタが属していない群の第一のワード線および第二のワ
ード線は全てＯｖに固定される。このためビット線から
この群を通る電流経路はしゃ断される。ただし、メモリ
トランジスタのしきい値電圧は正に制御される必要があ
る。同一の第一のワード線に接続されるメモリトランジ
スタを並列に読出すことも可能である。これは例えばメ
モリトランジスタＱ□１とＱ。２１　とを同時に読出す
ことで代表される。つまり、ビット線Ｙ１　とビット線
Ｙ２とを別々のセンスアンプに接続しそれぞれの電流に
応じてデータを出力すればよい。

以上述べたように、本第二実施例によれば、選択書込み
、−括消去、ワード消去および選択読出しが可能である
。

第４図は本発明の第二実施例の不揮発性半導体記憶装置
を示す回路図である。

本第二実施例は、第１図の第一実施例において、本発明
の特徴′とするところの、直列に接続されたメモリトラ
ンジスタＱＸＩＪ　　（＋　＝　１．２、」＝１〜６）
と選択用トランジスタＱｓ＊ｒ　　（＋−１，２、ｊ＝
１〜６）とからなるトランジスタ群のドレイン電極とビ
ット線との間に、第二の選択用トランジスタＱ。ｓ　（
ｉ＝１〜４）を配置し、かつ第二の選択用トランジスタ
Ｑ。、のゲート電極を行ごとに接続して選択線Ｃｔ（＋
＝１．２）を設けたものである。

次に本第二実施例の不揮発性半導体記憶装置の動作につ
いて説明する。

この第二の選択用トランジスタの動作を規定する選択線
の動作電位（Ｖ）を第６表に示す。

本第二実施例によると、選択したメモＩＪ　）ランジス
タが属するメモリアレイ構成群以外のメモリアレイ構成
群は全てビット線Ｙ１およびＹ２から第二の選択用メモ
リトランジスタＱｃｉ（＋＝１〜４）により切り離され
る。そのため、書込み時に、非選択メモリトランジスタ
を通じて流れる寄生リーク電流がしゃ断でき効率的なプ
ログラミングが可能となる。また同様に読出し時に非選
択メモリトランジスタがビット線から切り離されるので
、非選択メモリトランジスタは第一のワード線がＯＶ、
つまり、制御ゲート電極がＯｖで電流が流れる状態でも
よい。すなわち、メモリトランジスタのしきい値電圧が
デイプレッション状態でも読出し動作は影響を受けない
ことになる。このためメモＩＪ　）ランジスタのしきい
値電圧変動は第５図（ａ）および（ｂ）のように設定で
きる。ここで、第５図（ａ）は消去および書込み時の制
御ゲート電極電圧Ｖｃに対するドレイン電流■。特性を
示し、第５図（５）はその場合におけるしきい値電圧（
Ｖ、）の時間的な変化特性を示す。このため、読出し時
の各ワード線、選択線、ビット線、およびソース線の動
作電位は第７Ａ表および第７Ｂ表のように設定できる。

（以下不買余白） この動作は選択したメモリトランジスタの電流の有無を
制御ゲート電極電圧Ｏｖで検知することで達成される。

これは第５図（ａ）に示すごとく消去時には制御ゲート
電極電圧（￥ｃ）がＯＶでも電流値が流れ、逆に書込み
時には流れないというメモリトランジスタの電流−電圧
特性を利用する。

この結果、メモリトランジスタのしきい値電圧範囲が広
く設定できる利点がある。

また、逆に書込み時のしきい値電圧上昇も読出し判定電
圧が第一実施例よりも下げられることから少なくてもよ
い。この結果、書込み時の第一のワード線電圧も小さく
でき書込み中に同一ワード線でバイアスされる非選択ト
ランジスタのＦ−Ｎトンネリングによる誤書込みも防止
できる。

また、消去を過度に行ってメモリトランジスタがデイプ
レッションとなってもよいことから書込みおよび消去の
しきい値電圧制御に上限がなくなり過書込みと過消去の
問題は起こらない。

なお、本第二実施例でも書込み時および消去時のメモリ
トランジスタおよび選択用メモリトランジスタの駆動方
法およびその動作原理は第一実施例と同様である。

〔発明の効果〕

以上説明したように、本発明は、直列に接続されたメモ
リトランジスタと対をなす選択用トランジスタを設けか
つこの選択用トランジスタのゲート電極電圧を制御する
第二のワード線を設けることにより、以下に述べるよう
な効果がある。

（１）選択書込みにおいて中間電位を設定する必要がな
く２値の電圧設定でよい。従って、周辺回路および制御
回路の設計が容易である。

（２）過書込みの問題を起こさない。つまり、メモリト
ランジスタのしきい値電圧が上昇しても直列に接続され
たトランジスタ群中のメモリトランジスタのビット線お
よびソース線への接続は、しきい値電圧が固定されてい
る選択用トランジスタをトランスファーとして行われる
ため問題が起こらない。さらに、第二実施例のように第
二の選択用トランジスタを有している場合は、過消去の
問題も起こさない。そのため、メモリトランジスタしき
い値電圧の上限下限を制御する必要がなく、書込み時と
消去時とのしきい値電圧の差が大きくとれ、また、周辺
回路および制御回路の設計が単純でかつ容易である。

また、メモリトランジスタ製造時の変動要因によるプロ
グラム特性の差が生じても許容でき、高い製造歩留りを
有する。

（３）書込みにホットエレクトロン注入を使用すること
ができるため、消去時に比べ書込み時の非選択メモリト
ランジスタの第一ゲート絶縁膜中の電界を小さくするこ
とができる。このため、書込み中の同一ワード線に接続
された非選択メモＩＪ　）ランジスタの誤書込みを容易
に防止することができる。また第二実施例のように、書
込み時の制御ゲート電圧が低くてすむ場合、第一のワー
ド線を駆動するデコーダには高耐圧のトランジスタを使
用する必要がなくなりデコーダの設計が容易になる。

（４）書込みをＦ−Ｎ電子トンネリングで行う必要がな
く、また消去をＦ−Ｎ）ンネリングで行うこと以外アバ
ランシェブレークダウンや紫外線照射で行うことも可能
であることから、第一ゲート絶縁膜に例えば１３０人等
の比較的厚い酸化膜を使用することも可能である。この
ため絶縁膜製造時の制御が容易でかつ製造歩留りも高い
。

（５）書込み中のドレイン電圧が低く、第一ゲート絶縁
膜中の電界が弱く、既書込みデータに対する書込み中の
誤消去も起きにくい。このたｔ、直列に接続したメモリ
トランジスタ群のうちの書込み順序に制限がない。この
ため周辺回路の設計が容易である。

（６）　　ワード消去およびワード書込が可能である。

つまり、特定のワード線の情報のみを書き換えることが
できる。そのため、全ビット消去、全ビット書込みを行
わずに記憶データを更新することが可能である。このた
め、プログラム時間の大幅短縮ができ、随時蓄積データ
のプログラムおよび記憶に対し適している。

（７）各メモリトランジスタおよび各選択用トランジス
タが直列に接続されているため、ビット線のコンタクト
の数が少なく最適なメモリトランジスタおよび選択トラ
ンジスタの構造を採用することでセル寸法を小さくする
ことが可能で、高集積化に適している。

【図面の簡単な説明】

第１図は本発明の第一実施例を示す回路図。 第２図（ａ）はそのメモリトランジスタの回路図。 第２図Ｃｏ））および（Ｃ）はそのメモリトランジスタ
の構造を示す断面図。 第３図（ａ）および（ｂ）はそのメモリトランジスタの
電圧−電流特性図およびプログラム特性図。 第４図は本発明の第二実施例を示す回路図。 第５図（ａ）および（ｂ）はそのメモＩＪ　）ランジス
タの電圧−電流特性図およびプログラム特性図。 第６図は従来例を示す回路図。 第７図（ａ）はその構造を示す平面図。 第７図（５）は第７図（ａ）のＡ−Ａ’断面図。 １１２１・・・半導体基板、２・・・フィールド絶縁膜
、３．２３・・・第一ゲート絶縁膜、４．２４・・・第
二ゲート絶縁膜、５．２５・・・浮遊ゲート電極、６．
２６・・・制御ゲート電極、７．２７・・・層間絶縁膜
、８ａ　、　８ｂ、２８ａ〜２８ｃ・・・不純物拡散層
、２３ａ・・・ゲート絶縁膜、２６ａ・・・ゲート電極
、２９・・・コンタクト、３０・・・ビット線金属配線
、Ｃ＋　、Ｃ２、Ｄ＋−Ｄ４・・・選択線、Ｑい（ｉ＝
１〜４）　、ＱｓＢ　　（ｌ＝　１．２、Ｊ１〜６）・
・・選択用トランジスタ、Ｑｘ　ｒ　ｔ　　い−１，２
、ｊ＝１〜６）・・・メモリトランジスタ、Ｓ・・・ソ
ース線、Ｘ＋　〜Ｘｓ　、Ｚ＋−Ｚ６−ワ　）’線、Ｙ
Ｙ２・・・ビット線。

Claims (1)

1. 【特許請求の範囲】 １、浮遊ゲート電極および制御ゲート電極を有するＭＯ
   Ｓ型のメモリトランジスタとＭＯＳ型の第一の選択用ト
   ランジスタとを並列に接続した対を１単位とし複数単位
   直列に接続して一つのメモリアレイ構成群とし、このメ
   モリアレイ構成群を行列状に配置して構成されたメモリ
   アレイを備え、前記メモリトランジスタの制御ゲート電
   極同士を各行ごとに接続して配置された第一のワード線
   と、前記選択用トランジスタのゲート電極同士を各行ご
   とに接続して配置された第二のワード線と、前記メモリ
   アレイ構成群の一方の取出し電極同士を各列ごとに接続
   して配置されたビット線と、前記メモリアレイ構成群の
   他方の取出し電極同士を共通に接続して配置されたソー
   ス線とを含むことを特徴とする不揮発性半導体記憶装置
   。 ２、前記ビット線と前記メモリアレイ構成群の一方の取
   出し電極同士と各列との間に接続されたＭＯＳ型の第二
   の選択用トランジスタと、この第二の選択用トランジス
   タのゲート電極を各行ごとに接続して配置された選択線
   とを含む請求項１記載の不揮発性半導体記憶装置。 ３、請求項１または請求項２記載の不揮発性半導体記憶
   装置の駆動方法において、 前記第一および第二の選択用トランジスタを導通状態ま
   たは非導通状態とすることにより前記メモリトランジス
   タを選択し、選択されたメモリトランジスタを書込み時
   にはチャネル電流によるホットエレクロン注入によりそ
   の浮遊ゲートに電子蓄積を行う条件で駆動することを特
   徴とする不揮発性半導体記憶装置の駆動方法。