JPH0468668B2 - - Google Patents

Info

Publication number
JPH0468668B2
JPH0468668B2 JP56140442A JP14044281A JPH0468668B2 JP H0468668 B2 JPH0468668 B2 JP H0468668B2 JP 56140442 A JP56140442 A JP 56140442A JP 14044281 A JP14044281 A JP 14044281A JP H0468668 B2 JPH0468668 B2 JP H0468668B2
Authority
JP
Japan
Prior art keywords
switch
capacitor
voltage
operational amplifier
integrator
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP56140442A
Other languages
English (en)
Other versions
JPS5779580A (en
Inventor
Heiku Yusufu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Asahi Kasei Microsystems Co Ltd
Original Assignee
Asahi Kasei Microsystems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Asahi Kasei Microsystems Co Ltd filed Critical Asahi Kasei Microsystems Co Ltd
Publication of JPS5779580A publication Critical patent/JPS5779580A/ja
Publication of JPH0468668B2 publication Critical patent/JPH0468668B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/005—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements using switched capacitors, e.g. dynamic amplifiers; using switched capacitors as resistors in differential amplifiers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06G—ANALOGUE COMPUTERS
    • G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
    • G06G7/18—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals
    • G06G7/184—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements
    • G06G7/186—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements using an operational amplifier comprising a capacitor or a resistor in the feedback loop
    • G06G7/1865—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements using an operational amplifier comprising a capacitor or a resistor in the feedback loop with initial condition setting

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Amplifiers (AREA)
  • Filters That Use Time-Delay Elements (AREA)
  • Electronic Switches (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は積分器に関するものであり、更に詳細
には、積分器に用いる演算増幅器に固有のオフセ
ツト電圧に起因して積分器の出力電圧内に発生す
るエラーを除去する手段を有する積分器に関する
ものである。
〔従来の技術〕 積分器の従来例を第１図に示す。図において、
演算増幅器１３は反転モードで使用され、コンデ
ンサ１４によつて演算増幅器出力端１５から反転
入力端９に負帰還されている。積分されるべき入
力電圧は、端子１１から抵抗１２を介して演算増
幅器１３の反転入力端９に印加される。抵抗１２
が抵抗値Ｒを有しコンデンサ１４が容量Ｃを有す
る場合、この積分器の時定数は次式で表わされ
る。
Ｔ＝RC (1) スイツチ２５がコンデンサ１４と並列接続され
ており、コンデンサ１４を放電させて本積分器を
イニシアライズするのに用いられる。理想的な演
算増幅器では、反転入力端は常に非反転入力端と
同一電位にある。尚、第１図においては、非反転
入力端８は接地接続してある。従つて、理想的な
演算増幅器では、出力端１５も接地電位にある。
そのため、スイツチ２５を閉じてコンデンサ１４
を放電させイニシアライズした後には、第１図に
示した如く接続した理想的演算増幅器は、端子１
１に印加される電圧の積分を開始し、その積分結
果は演算増幅器１３の出力端１５に現われる。
実際の演算増幅器は不完全であるので、出力電
圧はオフセツト電圧VOFFとして知られるエラー成
分を含んでいる。オフセツト電圧が存在するの
は、演算増幅器内の部品間に不整合があるからで
ある。従つて、第１図の回路において、演算増幅
器１３が理想的演算増幅器ではなく実際の演算増
幅器の場合には、スイツチ２５を閉じてイニシア
ライズしたときに演算増幅器１３の出力端１５及
び反転入力端９に現われる電圧は、ゼロではなく
オフセツト電圧VOFFである。このことは、端子１
５における出力電圧がオフセツト電圧VOFF分だけ
常に誤つていることを示す。オフセツト電圧VOFF
は個々の演算増幅器の部品不整合に起因するもの
であるから、オフセツト電圧VOFFの大きさは個々
の演算増幅器で異つており、回路を大量生産する
場合にオフセツト電圧VOFFの影響を取り除くこと
は困難である。この為に、単体の集積回路として
作られる演算増幅器は、通常、外部ピンを有して
おり、該外部ピンは外部回路で発生された外部電
圧を印加して演算増幅器のオフセツトを消去する
為に用いられている。然しながら、集積回路チツ
プ内に付属回路として形成する積分器の場合に
は、ユーザは外部からその演算増幅器に近づくこ
とができず、もし接近可能とするには、その為に
特別に集積回路パツケージにピンを付設する必要
がある。この様な方法は、最も特別の場合を除い
て殆んどの場合に、全く実際的ではない。又、オ
フセツト電圧VOFFを取り除く為に外部回路が必要
であるということも欠点である。
さらにMOS型半導体装置を製造する場合に、
抵抗及びコンデンサの各値を制御することは容易
ではない。従つて、時定数RCを有する第１図に
示した積分回路において、MOS技術を用いて回
路構成する場合には時定数の制御は極めて困難で
ある。
実際、抵抗は、通常、拡散で形成するので、抵
抗値及び抵抗比はあまり制御性が良くない。一
方、コンデンサを形成する場合には、コンデンサ
電極として金属や多結晶シリコンの様な導電物質
層を用いる。各導電物質プレートを分離する為
に、SiO2や窒化シリコンの如き電気絶縁物質層
を用い、この絶縁層は別の導電層ないしは導電性
基板から絶縁分離する機能を有する。コンデンサ
面積は制御しやすいが、絶縁層の厚さは制御困難
である。従つて、コンデンサの容量値の制御は難
しいが、容量値の比を制御することは容易であ
る。絶縁層の厚さは単一半導体チツプ全面に渡り
かなり均一であるからである。
MOS装置において時定数RCが制御困難である
という問題を解決する１方法は、各抵抗をスイツ
チト・キヤパシタで置換することであり、このこ
とは、ケーブズ（Caves）等の「抵抗等価回路と
してスイツチト・キヤパシタを用いたサンプル化
アナログフイルタ（Sampled Analog Filtering
Using Switched Capacitors as Resistor
Equivalents）」という題名の文献、IEEE JSSC，
SC−12巻、No.６，1977年12月版に記載されてい
る。スイツチト・キヤパシタの１例を第２図に示
してある。端子７１及び７５は、抵抗の両端にお
ける端子と等価なものとして用いることが可能で
ある。コンデンサ７４は容量値Ｃを有する。スイ
ツチ７２は、入力端子７１とコンデンサ７４との
間に直列接続されており、端子７１からコンデン
サ７４に入力電圧が印加される場合の制御を行な
う。
スイツチ７３は出力端子７５とコンデンサ７４
との間に直列接続されており、コンデンサ７４に
ストアされた電圧を出力端子７５に印加する際の
制御を行なう。実際には、スイツチ７２と７３は
同一周波数を有し互いにオーバーラツプしない制
御パルスを発生する２個のクロツク発生器で制御
される。スイツチ７２を制御するクロツクが高値
状態になると、スイツチ７２は閉じてコンデンサ
７４を端子７１に印加した入力電圧に充電させ
る。２つのクロツク発生器の発生するパルスは互
いにオーバーラツプしないので、この充電サイク
ルの期間中スイツチ７３は開いたままである。次
いで、スイツチ７２が開く。すると、スイツチ７
３が閉じるが、スイツチ７３は開いたままで、従
つてコンデンサ７４にストアされた電圧は端子７
５に付与される。
この第２図に示した抵抗等価回路は、次式で表
わされる様な抵抗値Ｒを有する抵抗をシユミレー
トしたものである。
Ｒ＝ｔ／CR (2) ここで、ｔはスイツチ７２及び７３の秒単位の
期間であり、CRは抵抗等価コンデンサ７４の容
量である。上式の(1)および(2)から、抵抗等価回路
としてスイツチト・キヤパシタを用いた第１図の
積分器の時定数は次式で表わされ、 Ｔ＝tC／CR (3) 又、帯域幅BWは次式で表わされる。
BW＝fCR／Ｃ (4) ここで、ｆはスイツチ７２及びスイツチ７３の
動作周波数で、１／ｔに等しい。抵抗等価回路と
してスイツチト・キヤパシタを用いた積分器の時
定数はコンデンサ比に依存するので、一様な容量
比及び一様な時定数を有する装置を多数製造する
ことが可能である。
スイツチト・キヤパシタの抵抗等価回路を用い
た第１図に示した積分器と等価な回路を第３図に
示してある。容量値C1を有するコンデンサ３１
は、演算増幅器４８の出力端４３から反転入力端
４４への負帰還を与えている。スイツチ２５は、
コンデンサ３１と並列に接続されており、コンデ
ンサ３１を放電させて積分器を再イニシアライズ
するものである。演算増幅器４８の非反転入力端
５０は接地接続されている。コンデンサ３２とス
イツチ２１，２２，２３，２４とでスイツチト・
キヤパシタが構成されている。コンデンサ３２は
容量値C2を有している。コンデンサ３３と３４
とは節点４１及び４０と接地との間に夫々接続さ
れており、スイツチ２１，２２，２３，２４が開
くときに発生する雑音インパルスの影響を減衰さ
せる。コンデンサ３５が節点４２と接地との間に
接続されており、スイツチ２４が開くときに発生
する雑音インパルスの影響を更に減衰させる。
第３図の回路の動作には、３つの別個の制御信
号を必要とする。これに適した周期的クロツク信
号を第４図に示してある。信号φ3はスイツチ２
５を駆動し、周波数3を有する。信号φ3の各正向
パルスでスイツチ２５が閉じられ、その際にコン
デンサ３１を放電し、積分器を再イニシアライズ
する。信号φ1の周波数1は信号φ3の周波数の整数
倍であり、従つて1＝N3である。典型的に、整
数Ｎは1000のオーダーの値である。信号φ2は信
号φ1と同じ周波数であり、従つて2＝1の関係で
ある。然しながら、第４図に示す如く、信号φ2
は信号φ1と同じ周波数を有するが、信号φ2は遅
延されており、信号φ1とφ2とは同じ周波数で互
いにオーバーラツプしないクロツク信号となつて
いる。
〔発明が解決しようとする課題〕
第３図の回路の動作において、信号φ1とφ3と
が、第４図に示す如く、同時に高状態となる。信
号φ3の正向パルスでスイツチ２５が閉じてコン
デンサ３１を放電すると共に積分器を再イニシア
ライズする。スイツチ２１及び２３は信号φ1で
制御され、信号φ1の正向パルスでスイツチ２１
及び２３が閉じられる。スイツチ２２及び２４は
信号φ2で制御され、スイツチ２２及び２４は信
号φ2の正向パルスで閉じられる。積分サイクル
の再イニシアライズ期間中、信号φ1は高、信号
φ2は低、信号φ3は高である。従つて、スイツチ
２５は閉、スイツチ２１と２３とは閉、スイツチ
２２と２４とは開である。スイツチ２５が閉じる
とコンデンサ３１を短絡するので、コンデンサ３
１は放電される。更に、演算増幅器４８の出力端
４３に現われる電圧が演算増幅器４８の反転入力
端に供給されるので、反転入力端４４及び充電中
のコンデンサ３５を演算増幅器４８のオフセツト
電圧VOFFにする。同時に、コンデンサ３２は端子
２０に印加された入力電圧VINに充電される。
信号φ3が低になると、スイツチ２５が開かれ
るが電圧VOFFはコンデンサ３５に残る。スイツチ
２５が開くと、疑似電圧VSW1がコンデンサ３１
に印加されそこにストアされる。この疑似電圧発
生の機構に付いては後述する。従つて、端子４３
上の出力電圧はVOFF＋VSW1となる。信号φ1が低
になり、スイツチ２１及び２３が開いてコンデン
サ３２に電圧VIN＋VSW2をストアさせる。尚、
VSW2はスイツチ２１及び２３が開くときに発生
される疑似電圧である。次いで、信号φ2が高に
なり、信号φ1とφ3との両方が低になり、スイツ
チ２２と２４とを閉じる。これにより、−VIN1−
VSW2大きさの電圧を節点４２と接地との間に印
加させている。従つて、端子４３に現われる出力
電圧は次式によつて変化される。
C2／C1（VIN1−VOFF＋VSW2） この時点で、端子４３における積分器の出力信
号VOUTの大きさは次式(5)で与えられる。
VOUT＝VOFF＋VSW1＋C2／C1VSW2＋C2／C1（VIN1−VOFF
）(5) 再び第４図を参照して説明すると、信号φ2が
低になるとスイツチ２２及び２４が開く。次いで
信号φ1が高になると、スイツチ２１と２３とが
閉じられ、再びコンデンサ３２を端子２０に印加
された入力電圧VINに充電させる。次いで、信号
φ1が低になると、スイツチ２１と２３とが開か
れ、疑似電圧VSW2を発生すると共に、コンデン
サ３２をVIN2＋VSW2に充電させたままの状態とす
る。信号φ2が高になるとスイツチ２２と２４と
が閉じられ、再び電圧−VIN2−VSW2（コンデンサ
３２に充電されたものと同じ）が電圧VOFF（コン
デンサ３５に充電されたものと同じ）と並列的に
演算増幅器４８の反転入力端に印加される。再
び、演算増幅器４８の端子４３における出力電圧
は次式のように変化する。
C2／C1（VIN2−VOFF＋VSW2） ２積分サイクル後の出力端子４３に現われる電
圧は次式(6)で示される。
VOUT2＝VOFF＋VSW1＋２C2／C1VSW2＋C2／C1（VIN1−V
OFF）＋C2／C1（VIN2−VOFF）(6) Ｎ積分サイクル後で再イニシアライズサイクル
（信号φ3が高になるとき）の直前において、端子
４３での積分器出力電圧は次式(7)で与えられる。
VOUT＝VOFF＋VSW1＋ＮC2／C1VSW2＋C2／C1N 〓i=1 （VINi−VOFF） (7) 上式(7)のエラー（error）成分は次式(8)で与え
られる。
V(OUT)error＝VOFF＋VSW1＋ＮC2／C1VSW2−ＮC2／C1V
OFF(8) このエラー電圧は、演算増幅器４８のオフセツ
ト電圧と、スイツチ２５が開いたときに発生され
る疑似電圧と、スイツチ２２が開いたとき発生さ
れる疑似電圧のＮ倍と、オフセツト電圧VOFFの１
部のＮ倍とから構成されている。
スイツチ２５と２４とを開くときに発生する疑
似電圧VSW1とVSW2とが原因となつているエラー
電圧部分は、スイツチ２４と２５との機能を達成
させる為にMOSトランジスタを使用した場合に
２つの機構によつて発生する。スイツチとして使
用するMOSトランジスタの断面を第５図に示し
てある。ドレイン６２とソース６１とは１方の導
電型を有し、反対の導電型を有する基板６３内に
形成されている。図示の如く、酸化物層６４が基
板６３上に設けられており、ゲート６５とソース
６１、ドレイン６２、基板６３との間に電気的絶
縁を与えている。ゲート領域６５は、ソース６１
とドレイン６２との上方にオーバーラツプされて
いるので、ゲート６５はソース６１とドレイン６
２との両方に容量結合されている。従つて、スイ
ツチとして作用するMOSトランジスタの構成要
素間の容量結合によつて、スイツチからの出力信
号に疑似電圧を発生させる。
スイツチとして作用するMOSトランジスタに
疑似電圧を発生させる第２の機構は、寄生電荷注
入に起因するものである。第５図に示す如く、ゲ
ート６５が高値状態になるとチヤンネル６７が形
成され（ＮチヤンネルMOS装置の場合）、チヤン
ネル６７を通してソース６１とドレイン６２との
間に電流を流させる。ゲート６５が低値状態にな
ると、ゲート６５によつて形成された電界は除去
される。従つて、チヤンネル６７を形成する電子
（ＮチヤンネルMOS装置における様に）が集中す
ることを止め、トランジスタはオフされる。ゲー
ト６５が低値状態になると、チヤンネル６７内に
存在した電子はソース６１ないしはドレイン６２
に移動するか、或いは基板６３内に分散される。
チヤンネル６７内に存在していた電子でソース６
１に移動した電子は、ソース６１に接続された回
路に移つて寄生電荷を形成する。同様に、ドレイ
ン６２を介してそれと関連し回路に寄生電荷を発
生させる。
これらの容量結合及び寄生電荷注入によつて、
式(8)の出力エラー電圧の第１項VOFFを除去する方
法は、1979年９月27日出願の米国特許出願第
79339号に記載してある。従つて、MOSトランジ
スタをスイツチングしている間の寄生電荷注入効
果を減少させ、MOSトランジスタに固有の寄生
容量を減少させ、かつ式(8)の第１項として表わし
た演算増幅器オフセツト効果を減少させる従来技
術を使用すると、スイツチト・キヤパシタを有す
る積分器のエラー電圧は次式(9)の如くなる。
V(OUT)error＝−ＮC2／C1VOFF (9) この残りの項は、第３図のスイツチト・キヤパ
シタ積分器における単一の主要エラー源である。
MOS回路を使用した演算増幅器にとつて、10ミ
リボルト程度のVOFFは普通である。再びイニシア
ライズする前に積分器が1000サイクル操作され、
容量C2とC1との比が１である場合には、エラー
は10ボルト程度であり、明らかに実際のシステム
においては許容不能のエラーである。
このように積分器の精度を上げる為には、演算
増幅器の出力信号に関係する電圧オフセツトを減
少させるか又は除去することが望ましい。
〔課題を解決するための手段〕 本発明は、基準電圧に接続された非反転入力端
子と反転入力端子と出力端子とを有する演算増幅
器４８と、 該演算増幅器４８の出力端子に接続されイニシ
アライズするときに閉じる第１のスイツチ６３、
該第１のスイツチ６３と前記基準電圧との間に接
続され、前記第１のスイツチ６３が閉じたときに
前記演算増幅器４８のオフセツト電圧を保持する
コンデンサ５５、および該コンデンサ５５に保持
された前記オフセツト電圧を増幅する利得１の第
１のバツフア増幅器５１からなり、前記演算増幅
器４８のオフセツト出力電圧をサンプルホールド
するサンプルホールド手段と、 積分器入力端子２０と前記第１のバツフア増幅
器５１の出力端子との間にそれぞれ第２のスイツ
チ２１および第３のスイツチ２３を介して接続さ
れると共に、前記基準電圧と前記演算増幅器４８
の反転入力端子との間にそれぞれ第４のスイツチ
２２および第５のスイツチ２４を介して接続され
た第１のコンデンサ３２からなるスイツチト・キ
ヤパシタ手段と、 前記演算増幅器４８の出力端子に接続された利
得１の第２のバツフア増幅器５０と、 該第２のバツフア増幅器５０の出力端子と前記
演算増幅器４８の反転入力端子との間に接続され
た第２のコンデンサ３１と、 該第２のバツフア増幅器５０の出力端子と前記
演算増幅器４８の反転入力端子との間に接続さ
れ、前記第２のコンデンサをイニシアライズする
第６のスイツチ２５とからなり、 前記第２のスイツチ２１および第３のスイツチ
２３が閉じることにより、前記サンプルホールド
されたオフセツト電圧を基準にして、前記積分器
入力端子２０から入力された電圧を前記第１のコ
ンデンサ３２に充電させ、 前記第４のスイツチ２２および第５のスイツチ
２４が閉じることにより、前記基準電圧を基準に
して前記演算増幅器４８に放電することを特徴と
する積分器である。
〔作用〕
本発明においては、演算増幅器積分器がイニシ
アライズされる、即ちゼロにリセツトされる毎
に、積分器内に使用される演算増幅器のオフセツ
ト電圧がサンプルされホールドされる。次いで、
このサンプル電圧は、積分器の出力端で演算増幅
器のオフセツト効果を取り除く為に積分器の入力
端にフイードバツクされる。
本発明回路の実際の動作においては、オフセツ
ト電圧は固定コンデンサにサンプルしホールドさ
せる。このサンプルした電圧は利得１のバツフア
増幅器に供給される。このバツフア増幅器からの
出力電圧はスイツチト・キヤパシタ手段の第１の
コンデンサに印加される一方、入力電圧は該コン
デンサの他方の電極に印加される。従つて、サン
プルされた入力電圧と演算増幅器のオフセツト電
圧との差に等しい大きさの電圧がストアされる。
次いで、この電圧は積分器演算増幅器に印加さ
れ、それによつて演算増幅器オフセツトに起因し
て従来の積分器内で発生していたエラーを除去す
る効果を奏する。
〔実施例〕
以下、添付の図面を参照に、本発明の具体的実
施の態様に付き説明する。
第８図に示した回路は、上式(9)で表わした最後
に残つたエラー項の効果を除去するか、或いは少
なくとも実質的に減少させる為に構成した本発明
回路である。この回路は、第３図に示した回路の
改良型であり、両図において同様の機能を達成す
る構成部品には同一番号を付してある。コンデン
サ３５は、寄生容量と演算増幅器入力容量との結
合容量であつて、スイツチ２５が閉じているとイ
ニシアライズ期間中にVOFFに充電させる。コンデ
ンサ３２は容量C2を有しており、スイツチ２１，
２２，２３，２４と共に抵抗等価回路を形成して
おり、該抵抗等価回路は、容量C1を有するコン
デンサ３１と共に積分器の時定数を決定してい
る。イニシアライズ期間中に、第４図のクロツク
φ3は高であり、従つてスイツチ２５と６３とを
閉じさせる。この際に、利得１の増幅器５０から
スイツチ２５を介してコンデンサ３５に電圧VOFF
がストアされる。一方、電圧VOFFは、スイツチ６
３を介してコンデンサ５５にもストアされる。こ
のイニシアライズ期間中、クロツクφ1も高であ
るからスイツチ２１と２３とが閉じられる。従つ
て、利得１の増幅器５１から節点４１に電圧VOFF
が現われる。故に、節点４１と４０との間に接続
されたコンデンサ３２はVIN−VOFFの値に充電さ
れる。尚、入力電圧VINは端子２０に印加された
ものである。クロツクφ3が低になると、スイツ
チ２５と６３とが開かれる。しかし、電圧VOFFは
コンデンサ３５と５５とに残存する。クロツク
φ1が低になると、スイツチ２１と２３とが開か
れる。次いで、クロツクφ2が高になり、スイツ
チ２２と２４とを閉じ、電圧VOFF−VINを節点４
２に付与する。これによつて、端子６２に得られ
る利得１の増幅器５０の出力は次式の如く変化す
る。
C2／C1VIN1 次いで、クロツクφ2が低になるとスイツチ２
２と２４とが開かれる。次に、クロツクφ1が高
になり、スイツチ２１と２３とを閉じる。電圧
VOFFは未だコンデンサ５５にストアされており、
節点４１への利得１の増幅器５１を介して増幅さ
れる。増幅器５１はバツフアとして機能し、コン
デンサ５５を放電させることは殆どない。コンデ
ンサ３２は再度VIN−VOFFに充電される。次いで、
クロツクφ1が低になり、スイツチ２１と２３を
開き、かつクロツクφ2が高になり、スイツチ２
２と２４とを閉じる。この時点において端子６２
に現われる出力電圧の大きさは次式で表わされ
る。
VOUT2＝VOFF＋C2／C1VIN1＋C2／C1VIN2 (10) Ｎサイクル後で、再びイニシアライズする直前
において、端子６２に得られる出力電圧は次式で
表わされる。
VOUT＝VOFF＋N 〓i=1 VINi (11) 本発明においてスイツチとして使用可能な
CMOSトランジスタの断面図を第６Ａ図に示し
てある。第６Ａ図に対応する回路図を第６Ｂ図に
示してある。基板１００はＮ型不純物でドープさ
れている。Ｐウエル１０１は、図示した如く、基
板１００内に形成してある。Ｐ導電型のチヤンネ
ルストツプ１０２を用いて、Ｐウエル１０１内に
形成したＮチヤンネルトランジスタ１２０をＮ型
にドープした基板１００内に形成したＰチヤンネ
ルトランジスタ１２１から分離させている。Ｎチ
ヤンネルトランジスタ１２０は、Ｐウエル１０１
内でＮ型にドープしたソース領域１０４と、Ｎ型
にドープしたドレイン領域１０３を有している。
ゲート１０７は、図示の如く、基板１００上に形
成されており、端子１１１に接続されている。ゲ
ート１０７は、電気的絶縁層９９でＰウエル１０
１から分離されている。Ｎチヤンネル１０９は、
図示の如く、ソース１０４とドレイン１０３との
間に形成される。相補型のＰチヤンネルトランジ
スタ１２１は、同様に、Ｎ型基板１００内に形成
されており、図示の如く、Ｐ型ソース１０５、Ｐ
型ドレイン１０６、ゲート端子１１３に接続した
ゲート１０８、Ｐチヤンネル１１０を有してい
る。ゲート１０８は、電気的絶縁層９９によつて
基板１００から分離されている。ソース１０４と
１０５は相互接続されており、同様にドレイン１
０３と１０６とは相互接続されている。ゲート１
１１と１１３とは、第６Ｃ図に示した反対極性の
クロツクで駆動される。
クロツクφNをＮチヤンネルゲート端子１１１
に接続し、クロツクφPをＰチヤンネルゲート端
子１１３に接続すると共に、CMOS装置に関し
て通常やられる様に、Ｐチヤンネルトランジスタ
１２１とＮチヤンネルトランジスタ１２０とを鏡
像関係に製造することによつて、ゲート１０７，
１０８とドレイン１０３，１０６との間及びゲー
ト１０７，１０８とソース１０４，１０５との間
の容量結合は完全に相殺させることが可能であ
る。更に、Ｎチヤンネルトランジスタ１２０がオ
フするときに起こる電子の移動は、Ｐチヤンネル
トランジスタ１２１がオフするときに生じるホー
ルの移動で完全に相殺される。従つて、スイツチ
ング時の雑音を効果的に取り除くことが可能であ
る。
電荷注入及び寄生容量の効果を最小とする為の
別法は、第７図に示す如く、ＮチヤンネルMOS
トランジスタをスイツチとして使用し、Ｎチヤン
ネルのダミースイツチを接続して設けるものであ
る。Ｎチヤンネルスイツチ１５０は、ソース１４
４、ドレイン１４６、ゲート１４５を有してい
る。ゲート１４５は、第６Ｃ図に示した如きクロ
ツクφNで駆動する。Ｎチヤンネルスイツチ１４
０は、ソース１４２、ドレイン１４３、ゲート１
４１を有している。ゲート１４１は、第６Ｃ図に
示した如く、クロツクφNを単に反転させたクロ
ツクφPで駆動する。端子１４７と１４８とは、
トランジスタ１４０と１５０とで形成されるスイ
ツチの端子を形成する。ゲート１４５とソース１
４４との容量結合は、ゲート１４１とソース１４
２との間、及び、ゲート１４１とドレイン１４３
との間の容量結合で完全に相殺される。一方、Ｐ
チヤンネルスイツチをＰチヤンネル・ダミー・ス
イツチと共に使用することも可能である。
接続されたコンデンサにストアされた電圧を
VSWで表わされる大きさだけ変化させる。電圧
VSWは、それを形成する２成分の各々を最小とす
ることによつて最小とすることが可能てである。
スイツチとして使用するMOSトランジスは、ゲ
ートとドレイン及びソース領域との間のオーバラ
ツプが最小である様に構成してトランジスタの寄
生容量を最小とさせることが可能である。MOS
トランジスタをオフするときの寄生電荷注入効果
は、十分な大きさのコンデンサ、即ち各コンデン
サにストアされる電荷がスイツチのオフ動作期間
中に寄生的に注入される電荷よりも何倍もの量で
ある様な大きさのコンデンサを使用することによ
つて最小とすることが可能である。更に、
CMOS装置をスイツチとして使用することも可
能で、この場合には、Ｎチヤンネルがオフされる
ときに生じる電荷注入効果は、Ｐチヤンネルがオ
フされるときに生じるホール注入で効果的に相殺
される。
このような改良技術を利用すると残りのエラー
項VOFFも取り除くことができ、従つて、出力電圧
は次式の如くなる。
VOUT＝N 〓i=1 VINi 〔発明の効果〕 以上詳説した如く、スイツチとして使用する
MOSトランジスタにおける寄生容量と寄生電荷
注入とを最小とする公知の技術を利用し、更に本
発明回路を利用することによつて、積分器に使用
される演算増幅器のオフセツト電圧特性の望まし
くない影響及び屡々許容不能の影響を内部的に補
償することの可能なスイツチト・キヤパシタを有
する積分器を構成することが可能である。
【図面の簡単な説明】
第１図は抵抗素子及び容量素子を用いた典型的
な従来の積分器を示した回路図、第２図はスイツ
チト・キヤパシタ技術を用いた抵抗等価回路を示
した回路図、第３図は抵抗素子の代わりにスイツ
チト・キヤパシタを用いた場合の第１図に示した
積分器と等価な回路を示した回路図、第４図は第
３図及び第８図の回路を制御する為に使用する３
つのクロツク発生器信号を表わしたタイミングチ
ヤート図、第５図は第３図及び第８図の回路にお
ける各スイツチに使用可能なMOSトランジスタ
の断面図、第６Ａ図は第３図及び第８図の回路に
おけるスイツチとして使用可能なCMOSトラン
ジスタの断面図、第６Ｂ図は第６Ａ図のCMOS
トランジスタの回路図、第６Ｃ図は１個のスイツ
チとして機能する１対の相補型MOSトランジス
タを駆動する為に用いられる２つのクロツク信号
を示したタイミングチヤート図、第７図は寄正電
荷注入によつて発生される雑音を最小とする為に
ＮチヤンネルMOSトランジスタスイツチをダミ
ースイツチと共に使用した場合の状態を示した回
路図、第８図は第３図のものと同様な積分器で本
発明の原理に基づいて構成されたスイツチト・キ
ヤパシタを有する積分器を示した回路図である。 符号の説明、２０……入力端子、４８……演算
増幅器、５０，５１……利得１の増幅器、６２…
…出力端子。

Claims (1)

  1. 【特許請求の範囲】 １ 基準電圧に接続された非反転入力端子と反転
    入力端子と出力端子とを有する演算増幅器４８
    と、 該演算増幅器４８の出力端子に接続されイニシ
    アライズするときに閉じる第１のスイツチ６３、
    該第１のスイツチ６３と前記基準電圧との間に接
    続され、前記第１のスイツチ６３が閉じたときに
    前記演算増幅器４８のオフセツト電圧を保持する
    コンデンサ５５、および該コンデンサ５５に保持
    された前記オフセツト電圧を増幅する利得１の第
    １のバツフア増幅器５１からなり、前記演算増幅
    器４８のオフセツト出力電圧をサンプルホールド
    するサンプルホールド手段と、 積分器入力端子２０と前記第１のバツフア増幅
    器５１の出力端子との間にそれぞれ第２のスイツ
    チ２１および第３のスイツチ２３を介して接続さ
    れると共に、前記基準電圧と前記演算増幅器４８
    の反転入力端子との間にそれぞれ第４のスイツチ
    ２２および第５のスイツチ２４を介して接続され
    た第１のコンデンサ３２からなるスイツチト・キ
    ヤパシタ手段と、 前記演算増幅器４８の出力端子に接続された利
    得１の第２のバツフア増幅器５０と、 該第２のバツフア増幅器５０の出力端子と前記
    演算増幅器４８の反転入力端子との間に接続され
    た第２のコンデンサ３１と、 該第２のバツフア増幅器５０の出力端子と前記
    演算増幅器４８の反転入力端子との間に接続さ
    れ、前記第２のコンデンサをイニシアライズする
    第６のスイツチ２５とからなり、 前記第２のスイツチ２１および第３のスイツチ
    ２３が閉じることにより、前記サンプルホールド
    されたオフセツト電圧を基準にして、前記積分器
    入力端子２０から入力された電圧を前記第１のコ
    ンデンサ３２に充電させ、 前記第４のスイツチ２２および第５のスイツチ
    ２４が閉じることにより、前記基準電圧を基準に
    して前記演算増幅器４８に放電することを特徴と
    する積分器。
JP56140442A 1980-09-08 1981-09-08 Off-set compensation for integrator with capacitor to be switched Granted JPS5779580A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/185,356 US4365204A (en) 1980-09-08 1980-09-08 Offset compensation for switched capacitor integrators

Publications (2)

Publication Number Publication Date
JPS5779580A JPS5779580A (en) 1982-05-18
JPH0468668B2 true JPH0468668B2 (ja) 1992-11-04

Family

ID=22680654

Family Applications (1)

Application Number Title Priority Date Filing Date
JP56140442A Granted JPS5779580A (en) 1980-09-08 1981-09-08 Off-set compensation for integrator with capacitor to be switched

Country Status (5)

Country Link
US (1) US4365204A (ja)
EP (1) EP0047409B1 (ja)
JP (1) JPS5779580A (ja)
CA (1) CA1175908A (ja)
DE (1) DE3174055D1 (ja)

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4393351A (en) * 1981-07-27 1983-07-12 American Microsystems, Inc. Offset compensation for switched capacitor integrators
US4438354A (en) 1981-08-14 1984-03-20 American Microsystems, Incorporated Monolithic programmable gain-integrator stage
US4446438A (en) * 1981-10-26 1984-05-01 Gte Automatic Electric Incorporated Switched capacitor n-path filter
US4439693A (en) * 1981-10-30 1984-03-27 Hughes Aircraft Co. Sample and hold circuit with improved offset compensation
GB2113499B (en) * 1982-01-20 1985-05-01 Plessey Co Plc Electrical component simulator
JPS5991580A (ja) * 1982-11-18 1984-05-26 Yokogawa Hewlett Packard Ltd サンプリング積分回路
US4575683A (en) * 1985-04-10 1986-03-11 Harris Corporation Apparatus and method for removing an offset signal
US4656871A (en) * 1985-07-16 1987-04-14 Motorola, Inc. Capacitor sensor and method
JPS6276099A (ja) * 1985-09-30 1987-04-08 Toshiba Corp サンプル・アンド・ホ−ルド回路
ATE72913T1 (de) * 1986-07-18 1992-03-15 Kistler Instrumente Ag Ladungsverstaerkerschaltung.
US4716319A (en) * 1986-08-04 1987-12-29 Motorola, Inc. Switched capacitor filter for low voltage applications
CA1257027A (en) * 1987-03-10 1989-07-04 Rolf Meier Compensation circuit for use with an integrating amplifier
US5182521A (en) * 1987-08-28 1993-01-26 The University Of Melbourne Time-multiplexed switched capacitor circuit having reduced capacitance
WO1989002192A1 (en) * 1987-08-28 1989-03-09 The University Of Melbourne Switched capacitor circuit
US5161892A (en) * 1987-10-13 1992-11-10 Respiratory Support Products, Inc. Temperature measurement in R.F. locations
US5066140A (en) * 1987-10-13 1991-11-19 Respiratory Support Products, Inc. Temperature measurement
US5161893A (en) * 1987-10-13 1992-11-10 Respiratory Support Products, Inc. Temperature measurement
WO1989006069A1 (en) * 1987-12-24 1989-06-29 The University Of Melbourne Switched capacitor circuits
US4948992A (en) * 1988-10-31 1990-08-14 International Business Machines Corporation Static method to negate offset voltages in CMOS operational amplifiers
US5047727A (en) * 1989-09-20 1991-09-10 Deutsche Itt Industries Gmbh Offset-voltage-balancing operational amplifier
JPH0337075Y2 (ja) * 1989-11-02 1991-08-06
JPH0736523B2 (ja) * 1990-08-14 1995-04-19 菊水電子工業株式会社 直線補間器
US5325065A (en) * 1992-05-18 1994-06-28 Motorola, Inc. Detection circuit with dummy integrator to compensate for switch charge insection and amplifier offset voltage
US5479130A (en) * 1994-02-15 1995-12-26 Analog Devices, Inc. Auto-zero switched-capacitor integrator
US5519328A (en) * 1994-10-28 1996-05-21 Keithley Instruments, Inc. Compensation for dielectric absorption effect
US5585756A (en) * 1995-02-27 1996-12-17 University Of Chicago Gated integrator with signal baseline subtraction
JP3325760B2 (ja) * 1996-02-08 2002-09-17 シャープ株式会社 アナログ演算装置のオフセット電圧補償方法およびアナログ演算装置
JP3519242B2 (ja) * 1996-06-07 2004-04-12 シャープ株式会社 アナログ信号処理装置およびそれを用いる相関演算器
EP0862270A1 (en) * 1997-02-28 1998-09-02 STMicroelectronics S.r.l. Staircase adaptive voltage generator circuit
US6304136B1 (en) 1999-03-03 2001-10-16 Level One Communications, Inc. Reduced noise sensitivity, high performance FM demodulator circuit and method
TW427053B (en) 1999-03-10 2001-03-21 Nat Science Council Low voltage switched capacitor integrator having offset voltage compensation and the filter using the same
US6435037B1 (en) 2000-01-06 2002-08-20 Data Sciences International, Inc. Multiplexed phase detector
US6539316B1 (en) 2000-01-06 2003-03-25 Data Sciences International, Inc. Phase detector
US6595071B1 (en) 2000-01-06 2003-07-22 Transoma Medical, Inc. Estimation of error angle in ultrasound flow measurement
JP2001292041A (ja) * 2000-04-07 2001-10-19 Fujitsu Ltd オペアンプおよびそのオフセットキャンセル回路
US6696884B1 (en) * 2002-12-10 2004-02-24 National Semiconductor Corporation Method and apparatus to achieve long time constants with a small MOS gate capacitor
KR100920353B1 (ko) * 2003-03-14 2009-10-07 삼성전자주식회사 표시 장치용 광원의 구동 장치
US7315200B2 (en) * 2004-03-31 2008-01-01 Silicon Labs Cp, Inc. Gain control for delta sigma analog-to-digital converter
ES2257943B1 (es) * 2004-10-14 2007-07-16 Universidad De Sevilla Metodo para la implementacion de un amplificador de capacidades conmutadas insensible a la relacion entre las capacidades y al offset de los amplificadores.
US7142047B2 (en) * 2004-11-29 2006-11-28 Tripath Technology, Inc. Offset cancellation in a switching amplifier
JP4821364B2 (ja) * 2006-02-24 2011-11-24 日本電気株式会社 オフセットキャンセルアンプ及びそれを用いた表示装置、並びにオフセットキャンセルアンプの制御方法
TWI331442B (en) * 2007-04-23 2010-10-01 Novatek Microelectronics Corp Amplifier device capable of reducing offset voltage
IT1399159B1 (it) * 2009-07-13 2013-04-11 Università Della Calabria Circuito di retroazione a capacità commutate per amplificatori operazionali e metodo per pilotare la rete di retroazione
KR102071296B1 (ko) * 2013-09-30 2020-03-02 주식회사 실리콘웍스 디스플레이 패널의 소스 드라이버
EP2963811B1 (en) * 2014-06-30 2018-11-14 Nxp B.V. Driver for switched capacitor circuits
US9490795B1 (en) * 2015-08-18 2016-11-08 Cadence Design Systems, Inc. System and method for selectively coupled parasitic compensation for input referred voltage offset in electronic circuit
CN106775143B (zh) 2015-12-31 2020-01-03 深圳市汇顶科技股份有限公司 积分电路及电容感测电路
US10264988B2 (en) * 2016-02-23 2019-04-23 The Charles Stark Draper Laboratory, Inc. Apparatus and method for recording neural signals in the presence of artifacts
US10733391B1 (en) 2019-03-08 2020-08-04 Analog Devices International Unlimited Company Switching scheme for low offset switched-capacitor integrators

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5542424A (en) * 1978-09-20 1980-03-25 Nippon Telegr & Teleph Corp <Ntt> Switched capacitor integrating circuit

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3667055A (en) * 1969-06-03 1972-05-30 Iwatsu Electric Co Ltd Integrating network using at least one d-c amplifier
GB1283172A (en) * 1970-05-13 1972-07-26 Iwatsu Electric Co Ltd Direct-current amplifying circuit
GB1421768A (en) * 1972-03-23 1976-01-21 Gec Medical Equipment Ltd Electronic integrators
US3879668A (en) * 1973-12-06 1975-04-22 Hewlett Packard Co Converter circuit
US4163947A (en) * 1977-09-23 1979-08-07 Analogic Corporation Current and voltage autozeroing integrator
US4302689A (en) * 1979-08-02 1981-11-24 John Fluke Mfg. Co., Inc. Sample and hold circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5542424A (en) * 1978-09-20 1980-03-25 Nippon Telegr & Teleph Corp <Ntt> Switched capacitor integrating circuit

Also Published As

Publication number Publication date
EP0047409A2 (en) 1982-03-17
EP0047409B1 (en) 1986-03-12
JPS5779580A (en) 1982-05-18
DE3174055D1 (en) 1986-04-17
EP0047409A3 (en) 1982-05-19
CA1175908A (en) 1984-10-09
US4365204A (en) 1982-12-21

Similar Documents

Publication Publication Date Title
JPH0468668B2 (ja)
US5351050A (en) Detent switching of summing node capacitors of a delta-sigma modulator
US4404525A (en) Switched capacitor gain stage with offset and switch feedthrough cancellation scheme
US4393351A (en) Offset compensation for switched capacitor integrators
CA1208317A (en) Switched capacitor circuit
US5187390A (en) Input sampling switch charge conservation
US5391999A (en) Glitchless switched-capacitor biquad low pass filter
US3983414A (en) Charge cancelling structure and method for integrated circuits
US7274222B2 (en) Control method for an analogue switch
JP2835347B2 (ja) サンプリンングされたアナログ電流蓄積用回路
JPH10312698A (ja) Ｍｏｓサンプル・アンド・ホールド回路
JPH0430679B2 (ja)
US4313096A (en) Parasitic-free switched capacitor network
US6781434B2 (en) Low charge-dump transistor switch
JP3869010B2 (ja) 電流メモリ
EP0439276A2 (en) Method for reducing signal-dependent distortion in switched-capacitor filters or the like
JPH09284096A (ja) スイッチドキャパシタ回路
Hughes et al. Enhanced S/sup 2/I switched-current cells
JPS6112408B2 (ja)
US6404262B1 (en) Switched capacitor integrator using unity gain buffers
JPH057800B2 (ja)
US6566934B1 (en) Charge cancellation circuit for switched capacitor applications
JPS632365B2 (ja)
JPH11234088A (ja) スイッチトキャパシタ回路
JPS6215910A (ja) 増幅回路