JPH0462475B2 - - Google Patents
Info
- Publication number
- JPH0462475B2 JPH0462475B2 JP60099396A JP9939685A JPH0462475B2 JP H0462475 B2 JPH0462475 B2 JP H0462475B2 JP 60099396 A JP60099396 A JP 60099396A JP 9939685 A JP9939685 A JP 9939685A JP H0462475 B2 JPH0462475 B2 JP H0462475B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- substrate
- thin film
- thickness
- compound semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 47
- 239000000758 substrate Substances 0.000 claims description 40
- 239000010408 film Substances 0.000 claims description 38
- 239000010409 thin film Substances 0.000 claims description 33
- 239000010949 copper Substances 0.000 claims description 32
- 239000010931 gold Substances 0.000 claims description 32
- 150000001875 compounds Chemical class 0.000 claims description 18
- 229910052802 copper Inorganic materials 0.000 claims description 18
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 17
- 239000010445 mica Substances 0.000 claims description 13
- 229910052618 mica group Inorganic materials 0.000 claims description 13
- 238000006243 chemical reaction Methods 0.000 claims description 11
- 229920005989 resin Polymers 0.000 claims description 10
- 239000011347 resin Substances 0.000 claims description 10
- 229910052737 gold Inorganic materials 0.000 claims description 7
- 238000007772 electroless plating Methods 0.000 claims description 6
- 238000009713 electroplating Methods 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 claims description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 230000008719 thickening Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 74
- 238000000034 method Methods 0.000 description 22
- 230000002950 deficient Effects 0.000 description 16
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 16
- 239000003822 epoxy resin Substances 0.000 description 12
- 229920000647 polyepoxide Polymers 0.000 description 12
- 229910000859 α-Fe Inorganic materials 0.000 description 11
- 230000005291 magnetic effect Effects 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 6
- 229910000673 Indium arsenide Inorganic materials 0.000 description 6
- 239000013078 crystal Substances 0.000 description 6
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 6
- 238000001451 molecular beam epitaxy Methods 0.000 description 6
- 229920002050 silicone resin Polymers 0.000 description 6
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 239000000919 ceramic Substances 0.000 description 4
- 238000000465 moulding Methods 0.000 description 4
- 229910021578 Iron(III) chloride Inorganic materials 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- RBTARNINKXHZNM-UHFFFAOYSA-K iron trichloride Chemical compound Cl[Fe](Cl)Cl RBTARNINKXHZNM-UHFFFAOYSA-K 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- ISWSIDIOOBJBQZ-UHFFFAOYSA-N Phenol Chemical compound OC1=CC=CC=C1 ISWSIDIOOBJBQZ-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 239000004840 adhesive resin Substances 0.000 description 2
- 229920006223 adhesive resin Polymers 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000002788 crimping Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- LNEPOXFFQSENCJ-UHFFFAOYSA-N haloperidol Chemical compound C1CC(O)(C=2C=CC(Cl)=CC=2)CCN1CCCC(=O)C1=CC=C(F)C=C1 LNEPOXFFQSENCJ-UHFFFAOYSA-N 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- 238000001771 vacuum deposition Methods 0.000 description 2
- 229910018125 Al-Si Inorganic materials 0.000 description 1
- 229910021364 Al-Si alloy Inorganic materials 0.000 description 1
- 229910018520 Al—Si Inorganic materials 0.000 description 1
- 229910002708 Au–Cu Inorganic materials 0.000 description 1
- 229910000640 Fe alloy Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 239000003302 ferromagnetic material Substances 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229920006015 heat resistant resin Polymers 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 239000008188 pellet Substances 0.000 description 1
- 229910000889 permalloy Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Inorganic materials [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 238000001721 transfer moulding Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01023—Vanadium [V]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Hall/Mr Elements (AREA)
Description
〔産業上の利用分野〕
本発明はホール素子、磁気抵抗効果素子など磁
界ないし磁束を電気信号に変換する磁電変換素子
に関するものである。 〔従来の技術〕 従来、−族化合物半導体を用いた磁電変換
素子の電極構造は半導体層にオーミツクコンタク
ト層を形成後、蒸着法等によりAu,Al等のワイ
ヤーボンデイング性の良好な金属層を形成し、こ
れを300〜400℃付近に加熱して圧着もしくは超音
波と圧着の並用によりAu,Al等の細線を接続す
る方法が用いられている。しかるに、表面に有機
物絶縁層を有する基板上に形成された化合物半導
体膜上にこの方法を適用しようとすると、つぎの
ような2つの問題を生じる。 その第一は、ボンデイング時に温度を十分に上
げられないことである。通常行われているように
電極部の温度を300〜400℃に上げると、ボンデイ
ング時に有機物絶縁層と半導体膜との間での剥離
が生ずる。この原因は、絶縁層と化合物半導体層
とは熱膨張率が異なるため、電極部の温度を上昇
させると絶縁層と半導体膜との界面に熱応力が集
中することにあると推定される。 第2は、有機物絶縁層がやわらかく、Siなどの
結晶にくらべて、超音波の圧着がむずかしいこと
である。このため、通常行われているような大き
な超音波パワーを印加すると、絶縁層と半導体膜
との間で剥離を生じてしまう。 〔発明が解決しようとする問題点〕 そこで、本発明の目的は、表面に有機物絶縁層
を有する基板上に形成された厚さ0.1〜10μmの化
合物半導体薄膜に低温で低いエネルギーの超音波
で高収率かつ高信頼性のワイヤボンデイングを可
能にし、磁電変化素子に不可欠な信頼性を飛躍的
の増大するとともに、工業的に量産性の極めて大
なる磁電変換素子を提供することにある。 〔問題点を解決するための手段〕 本発明者らは、上述の如き、従来技術の欠点を
除くため、広汎な電極構造と材質についての検討
を重ねた結果、オーミツク電極であるCu層を厚
く形成することにより、Au−Cuの二層構造と
し、下部の有機物絶縁層の弾力によるワイヤーボ
ンデイング時の超音波吸収を少くし印加を効率化
することにより、信頼性の高い、強固な磁電変換
素子のワイヤーボンデイング電極を製作し、本発
明を完成した。 すなわち、本発明による磁電変換素子は、表面
に厚さ30μm以下の有機物絶縁層を有する基板上
に厚さ0.1〜10μm、電子移動度が2000〜80000
cm2/V・secの−族化合物半導体膜が形成さ
れ、半導体膜上の所要の部分に厚いCu層が形成
され、Cu層の上にAu層が形成されて電極が構成
されたことを特徴とする。 本願発明による製造方法は、マイカの表面に
−族化合物半導体薄膜を形成する工程、−
族化合物半導体薄膜を絶縁性の樹脂により基板上
に接着し、ついで、マイカを除去する工程、基板
上の−族化合物半導体薄膜の表面の所要の部
位にのみ銅の無電解メツキを行う工程に続いて、
電解メツキにより銅の厚付けを行うことによりコ
ンタクト層を形成する工程、ついで、金からなる
ボンデイング層を形成する工程、エツチングによ
り上記−族化合物半導体薄膜をパターン化す
る工程、および上記ボンデイング層に金線を超音
波ボンデイングする工程、を有することを特徴と
する。 〔作 用〕 本発明によれば、表面に有機絶縁層を有する基
板上に厚さが0.1〜10μm、電子濃度が5×1015〜
5×1018cm-3の範囲内にあり、室温で電子移動度
が、2000〜80000cm2/V・secの−族の高移動
度化合物半導体膜が所要の形状で形成され、その
半導体膜上の所要の部分に厚いCuとAu層よりな
るワイヤーボンデイング電極が形成される。 〔実施例〕 本発明の磁電変換素子の1つであるホール素子
の構造の1例を第1図に示す。第1図において、
ホール素子の基板12上に有機物絶縁層13が形
成され該層上に化合物半導体薄膜からなるホール
素子が形成されている。即ち、感磁部を構成する
高電子移動度の半導体膜14が基板11上に形成
され、半導体膜14の所要の部分の上にワイヤー
ボンデイング用電極15が形成されている。この
電極15は半導体膜14と接続する厚く形成され
たCu層16、このCu層16上のAu層18よりな
る。電極間の中央部の半導体膜14はホール素子
感磁部19を形成する。この感磁部19を覆つて
シリコーン樹脂41を付着する。このようなワイ
ヤーボンデイング電極を有する本発明の磁電変化
素子においては、電極15はAu,Al,Al−Si合
金等の金属細線21でリードフレーム22にワイ
ヤーボンデイングによつて接続される。基板12
は接着樹脂層50を介してリードフレーム22に
接着される。更に、リードフレーム22の端部を
残して基板11、細線21などは樹脂のモールド
体23内に埋込まれて、パツケージ又はモールド
される。 第2図は第1図示のホール素子を上面からみた
状態を示す。 第3図および第4図は本発明のホール素子をリ
ードフレーム22を介することなく、プリント配
線用基板に直接取付けた例である。すなわち、プ
リント基板24に形成された配線25に細線21
が接続される。 第5図は、フエライト基板12′とフエライト
による磁気収束チツプ42で磁電変換素子の感磁
部をサンドイツチした構造を有する本発明のホー
ル素子の例である。 第6図は半導体膜14と有機物絶縁層13との
中間に無機質の絶縁層26が形成されている本発
明の磁電変換素子であるホール素子の例である。 以上のように、本発明では、ワイヤーボンデイ
ング用電極15はCu層16、Au層18の2層よ
り成る。この二層構造の電極を形成することによ
り、絶縁性基板11上の半導体薄膜14に対し、
低いパワーの超音波印加でかつ低温で高信頼性の
ワイヤーボンデイング接合を形成することが可能
となる。 Au層あるいはCu層の形成には、無電解メツキ
法、電解メツキ法、蒸着又はスパツタリングによ
るリフトオフ法等の通常の半導体素子の電極形成
に用いる方法が用いられる。Au層18の層厚は
特に限定されないが、通常は0.1〜30μm、好まし
くは0.1〜10μmがよい。 厚付けのCu層は半導体に対するオーミツク接
触層をかねており、そのため必要な厚みに加え、
ワイヤーボンデイングを可能ならしめるため厚く
形成される。 その厚さは1.0〜10μm好ましくは2.0〜6.0μmで
あり、1.0μm以下では、十分な強度のワイヤーボ
ンデイングは達成不可能である。 本発明磁電変換素子の基板12は、一般の磁電
変換素子に用いられているものでよく、単結晶も
しくは焼結フエライト基板、セラミツク基板、ガ
ラス基板、シリコン基板、サフアイヤ基板、耐熱
性の樹脂基板、強磁性体である鉄、パーマロイ等
の基板等が用いられる。 基板の表面の有機物絶縁層13は有機物である
樹脂の絶縁体層が好ましく用いられる。 有機物の絶縁層13は、通常、基板11と高移
動度半導体膜14との接着層として好ましく用い
られているものであり、通常用いられている熱硬
化性のエポキシ樹脂、フエノールエポキシ樹脂や
東芝セラミツク製TVB樹脂等が用いられる。又、
その絶縁体層13の厚さは、特に限定されない
が、60μm以下であり、好ましくは30μm以下で
ある。 本発明磁電変換素子では、第6図に示すよう
に、感磁部の半導体層と有機物絶縁層の中間に無
機質のうすい絶縁層が形成されることも行われ
る。この場合、無機質の絶縁層は、SiO2,SiO,
Al2O3,Si3N4などのうすい被膜から成り、通常
その厚みは2μm以下、好ましくは500Å〜10000
Åの範囲である。 図示はしていないが、本発明の磁電変換素子で
は、半導体膜14の上面に無機質の薄い絶縁層が
パシベーシヨン層として形成されてもよい。この
場合の無機質の絶縁層は、SiO2,SiO,Al2O3,
Si3N4などの被膜からなり、通常その厚みは2μm
以下、好ましくは500〜100000Åの範囲である。 感磁部半導体膜14は、通常の磁電変換素子と
して用いられる高移動度の−族化合物半導体
膜がよく、更に、In又はAsのいずれか、又は両
方を同時に含む−族の化合物半導体の二元、
三元の半導体は好ましいものである。特に、
InSb,InAsが高い移動度を示す為より好ましく
用いられる。用いられる半導体膜の電子移動度は
2000〜80000cm2/V・secの範囲内にあり、単結晶
もしくは多結晶の薄膜が用いられる。 半導体膜の形成には、LPE法、CVD法、
MOCVD法、蒸着法、MBE法等通常の半導体薄
膜の形成法であれば何でもよい。特に、MBE法
は、結晶性の良好な半導体膜が得られ、高電子移
動度の膜ができ、しかもまた磁電変換素子の感度
に非常に大きな影響を持つ因子である膜厚の制御
性が良いので好ましい。また半導体薄膜の形成に
は、単結晶もしくは多結晶の半導体ウエーハより
研磨法により、薄膜化する方法も用いられてい
る。磁電変換素子の電極15はAu,Al,Al−Si
合金等の通常ワイヤーボンデイングに用いられる
細線21により、リードフレーム22又はプリン
ト基板上に形成された配線パターン25等の導体
に電気的に結合される。 プリント基板24上に結線する場合において、
用いるプリント基板24は通常の電子部品の配線
に用いられるものでよい。その配線導体上にAu,
Ag等のボンデイング性の良好な薄層を形成する
ことも好ましく行なわれる。 本発明磁電変換素子または通常樹脂モールドに
より形成される。モールド樹脂23の材質は、一
般に電子素子のモールドに使用されている樹脂で
よい。好ましいものは、熱硬化性樹脂で、エポキ
シ樹脂、フエノールエポキシ樹脂等がある。その
モールド方法は、通常の電子部品で行われている
方法でよく、例えば、注型モールド、トランスフ
アーモールド、固形ペレツトを素子上に置き加熱
溶融後、硬化してモールドする等の方法がある。 以上、本発明の磁電変換素子の1例としてホー
ル素子を例にとり説明してきたが、他の素子、例
えば磁気抵抗効果素子についても、ホール素子と
は、その電極形状、端子電極の個数、感磁部のパ
ターンが異なるが、ホール素子と同じく同様に電
極形成がなされ、基本構成については同一であ
る。以下、本発明を具体例をもつて説明するが、
本発明はこれらの例のみに限定されるものではな
く、先に述べた基本構造を持つ全ての磁電変換素
子に及ぶものである。 第1例 表面が平滑なマイカ基板上に、厚さ1μm、電
子移動度30000cm2/V・secのInSb薄膜を真空蒸
着により形成して半導体膜14を作つた。 このInSb薄膜の表面にエポキシ樹脂を塗布し、
厚さ0.3mm、一辺が45mmの正方形をしたセラミツ
ク基板12上に接着した。ついで前記マイカを除
去した。その後フオトレジストを使用し、通常行
われている方法でInSb薄膜の感磁部の表面上に
フオトレジスト被膜を形成した。次に、無電解メ
ツキを行い、銅を厚さ0.3μm所要の部位のみに付
着させた。さらに銅の厚付けを行う為、電解銅メ
ツキを行い、厚さ4μm、Cu層16を形成した。
次に上記のフオトレジストを再度用い、電極部の
みに厚さ2μmのAu層18を電解メツキ法により
形成した。 次に上記のフオトレジストを再度用い、フオト
リソグラフイーの手法により、不要なInSb薄膜
及び、一部の不要な銅を塩化第2鉄の塩酸々性溶
液でエツチング除去し、ホール素子の感磁部及び
4つの電極部を形成した。ついでシリコーン樹脂
により感磁部の真上にコーテイングを行つて感磁
部の保護膜を形成した。 次に、このウエーハをダイシングカツターにか
け、1.1×1.1mmの方形のホール素子に切断した。
次にこれをリードフレーム22のアイランド51
上に接着した。次にホール素子の電極15とリー
ドフレーム22とを高速ワイヤーボンダーを用
い、Au細線21で結合した。エポキシ樹脂によ
りトランスフアーモールド法でパツケージした。 このようにして製作したこの発明を適用したホ
ール素子のワイヤーボンデイング時の不良率は第
1表中のの如くであつた。
界ないし磁束を電気信号に変換する磁電変換素子
に関するものである。 〔従来の技術〕 従来、−族化合物半導体を用いた磁電変換
素子の電極構造は半導体層にオーミツクコンタク
ト層を形成後、蒸着法等によりAu,Al等のワイ
ヤーボンデイング性の良好な金属層を形成し、こ
れを300〜400℃付近に加熱して圧着もしくは超音
波と圧着の並用によりAu,Al等の細線を接続す
る方法が用いられている。しかるに、表面に有機
物絶縁層を有する基板上に形成された化合物半導
体膜上にこの方法を適用しようとすると、つぎの
ような2つの問題を生じる。 その第一は、ボンデイング時に温度を十分に上
げられないことである。通常行われているように
電極部の温度を300〜400℃に上げると、ボンデイ
ング時に有機物絶縁層と半導体膜との間での剥離
が生ずる。この原因は、絶縁層と化合物半導体層
とは熱膨張率が異なるため、電極部の温度を上昇
させると絶縁層と半導体膜との界面に熱応力が集
中することにあると推定される。 第2は、有機物絶縁層がやわらかく、Siなどの
結晶にくらべて、超音波の圧着がむずかしいこと
である。このため、通常行われているような大き
な超音波パワーを印加すると、絶縁層と半導体膜
との間で剥離を生じてしまう。 〔発明が解決しようとする問題点〕 そこで、本発明の目的は、表面に有機物絶縁層
を有する基板上に形成された厚さ0.1〜10μmの化
合物半導体薄膜に低温で低いエネルギーの超音波
で高収率かつ高信頼性のワイヤボンデイングを可
能にし、磁電変化素子に不可欠な信頼性を飛躍的
の増大するとともに、工業的に量産性の極めて大
なる磁電変換素子を提供することにある。 〔問題点を解決するための手段〕 本発明者らは、上述の如き、従来技術の欠点を
除くため、広汎な電極構造と材質についての検討
を重ねた結果、オーミツク電極であるCu層を厚
く形成することにより、Au−Cuの二層構造と
し、下部の有機物絶縁層の弾力によるワイヤーボ
ンデイング時の超音波吸収を少くし印加を効率化
することにより、信頼性の高い、強固な磁電変換
素子のワイヤーボンデイング電極を製作し、本発
明を完成した。 すなわち、本発明による磁電変換素子は、表面
に厚さ30μm以下の有機物絶縁層を有する基板上
に厚さ0.1〜10μm、電子移動度が2000〜80000
cm2/V・secの−族化合物半導体膜が形成さ
れ、半導体膜上の所要の部分に厚いCu層が形成
され、Cu層の上にAu層が形成されて電極が構成
されたことを特徴とする。 本願発明による製造方法は、マイカの表面に
−族化合物半導体薄膜を形成する工程、−
族化合物半導体薄膜を絶縁性の樹脂により基板上
に接着し、ついで、マイカを除去する工程、基板
上の−族化合物半導体薄膜の表面の所要の部
位にのみ銅の無電解メツキを行う工程に続いて、
電解メツキにより銅の厚付けを行うことによりコ
ンタクト層を形成する工程、ついで、金からなる
ボンデイング層を形成する工程、エツチングによ
り上記−族化合物半導体薄膜をパターン化す
る工程、および上記ボンデイング層に金線を超音
波ボンデイングする工程、を有することを特徴と
する。 〔作 用〕 本発明によれば、表面に有機絶縁層を有する基
板上に厚さが0.1〜10μm、電子濃度が5×1015〜
5×1018cm-3の範囲内にあり、室温で電子移動度
が、2000〜80000cm2/V・secの−族の高移動
度化合物半導体膜が所要の形状で形成され、その
半導体膜上の所要の部分に厚いCuとAu層よりな
るワイヤーボンデイング電極が形成される。 〔実施例〕 本発明の磁電変換素子の1つであるホール素子
の構造の1例を第1図に示す。第1図において、
ホール素子の基板12上に有機物絶縁層13が形
成され該層上に化合物半導体薄膜からなるホール
素子が形成されている。即ち、感磁部を構成する
高電子移動度の半導体膜14が基板11上に形成
され、半導体膜14の所要の部分の上にワイヤー
ボンデイング用電極15が形成されている。この
電極15は半導体膜14と接続する厚く形成され
たCu層16、このCu層16上のAu層18よりな
る。電極間の中央部の半導体膜14はホール素子
感磁部19を形成する。この感磁部19を覆つて
シリコーン樹脂41を付着する。このようなワイ
ヤーボンデイング電極を有する本発明の磁電変化
素子においては、電極15はAu,Al,Al−Si合
金等の金属細線21でリードフレーム22にワイ
ヤーボンデイングによつて接続される。基板12
は接着樹脂層50を介してリードフレーム22に
接着される。更に、リードフレーム22の端部を
残して基板11、細線21などは樹脂のモールド
体23内に埋込まれて、パツケージ又はモールド
される。 第2図は第1図示のホール素子を上面からみた
状態を示す。 第3図および第4図は本発明のホール素子をリ
ードフレーム22を介することなく、プリント配
線用基板に直接取付けた例である。すなわち、プ
リント基板24に形成された配線25に細線21
が接続される。 第5図は、フエライト基板12′とフエライト
による磁気収束チツプ42で磁電変換素子の感磁
部をサンドイツチした構造を有する本発明のホー
ル素子の例である。 第6図は半導体膜14と有機物絶縁層13との
中間に無機質の絶縁層26が形成されている本発
明の磁電変換素子であるホール素子の例である。 以上のように、本発明では、ワイヤーボンデイ
ング用電極15はCu層16、Au層18の2層よ
り成る。この二層構造の電極を形成することによ
り、絶縁性基板11上の半導体薄膜14に対し、
低いパワーの超音波印加でかつ低温で高信頼性の
ワイヤーボンデイング接合を形成することが可能
となる。 Au層あるいはCu層の形成には、無電解メツキ
法、電解メツキ法、蒸着又はスパツタリングによ
るリフトオフ法等の通常の半導体素子の電極形成
に用いる方法が用いられる。Au層18の層厚は
特に限定されないが、通常は0.1〜30μm、好まし
くは0.1〜10μmがよい。 厚付けのCu層は半導体に対するオーミツク接
触層をかねており、そのため必要な厚みに加え、
ワイヤーボンデイングを可能ならしめるため厚く
形成される。 その厚さは1.0〜10μm好ましくは2.0〜6.0μmで
あり、1.0μm以下では、十分な強度のワイヤーボ
ンデイングは達成不可能である。 本発明磁電変換素子の基板12は、一般の磁電
変換素子に用いられているものでよく、単結晶も
しくは焼結フエライト基板、セラミツク基板、ガ
ラス基板、シリコン基板、サフアイヤ基板、耐熱
性の樹脂基板、強磁性体である鉄、パーマロイ等
の基板等が用いられる。 基板の表面の有機物絶縁層13は有機物である
樹脂の絶縁体層が好ましく用いられる。 有機物の絶縁層13は、通常、基板11と高移
動度半導体膜14との接着層として好ましく用い
られているものであり、通常用いられている熱硬
化性のエポキシ樹脂、フエノールエポキシ樹脂や
東芝セラミツク製TVB樹脂等が用いられる。又、
その絶縁体層13の厚さは、特に限定されない
が、60μm以下であり、好ましくは30μm以下で
ある。 本発明磁電変換素子では、第6図に示すよう
に、感磁部の半導体層と有機物絶縁層の中間に無
機質のうすい絶縁層が形成されることも行われ
る。この場合、無機質の絶縁層は、SiO2,SiO,
Al2O3,Si3N4などのうすい被膜から成り、通常
その厚みは2μm以下、好ましくは500Å〜10000
Åの範囲である。 図示はしていないが、本発明の磁電変換素子で
は、半導体膜14の上面に無機質の薄い絶縁層が
パシベーシヨン層として形成されてもよい。この
場合の無機質の絶縁層は、SiO2,SiO,Al2O3,
Si3N4などの被膜からなり、通常その厚みは2μm
以下、好ましくは500〜100000Åの範囲である。 感磁部半導体膜14は、通常の磁電変換素子と
して用いられる高移動度の−族化合物半導体
膜がよく、更に、In又はAsのいずれか、又は両
方を同時に含む−族の化合物半導体の二元、
三元の半導体は好ましいものである。特に、
InSb,InAsが高い移動度を示す為より好ましく
用いられる。用いられる半導体膜の電子移動度は
2000〜80000cm2/V・secの範囲内にあり、単結晶
もしくは多結晶の薄膜が用いられる。 半導体膜の形成には、LPE法、CVD法、
MOCVD法、蒸着法、MBE法等通常の半導体薄
膜の形成法であれば何でもよい。特に、MBE法
は、結晶性の良好な半導体膜が得られ、高電子移
動度の膜ができ、しかもまた磁電変換素子の感度
に非常に大きな影響を持つ因子である膜厚の制御
性が良いので好ましい。また半導体薄膜の形成に
は、単結晶もしくは多結晶の半導体ウエーハより
研磨法により、薄膜化する方法も用いられてい
る。磁電変換素子の電極15はAu,Al,Al−Si
合金等の通常ワイヤーボンデイングに用いられる
細線21により、リードフレーム22又はプリン
ト基板上に形成された配線パターン25等の導体
に電気的に結合される。 プリント基板24上に結線する場合において、
用いるプリント基板24は通常の電子部品の配線
に用いられるものでよい。その配線導体上にAu,
Ag等のボンデイング性の良好な薄層を形成する
ことも好ましく行なわれる。 本発明磁電変換素子または通常樹脂モールドに
より形成される。モールド樹脂23の材質は、一
般に電子素子のモールドに使用されている樹脂で
よい。好ましいものは、熱硬化性樹脂で、エポキ
シ樹脂、フエノールエポキシ樹脂等がある。その
モールド方法は、通常の電子部品で行われている
方法でよく、例えば、注型モールド、トランスフ
アーモールド、固形ペレツトを素子上に置き加熱
溶融後、硬化してモールドする等の方法がある。 以上、本発明の磁電変換素子の1例としてホー
ル素子を例にとり説明してきたが、他の素子、例
えば磁気抵抗効果素子についても、ホール素子と
は、その電極形状、端子電極の個数、感磁部のパ
ターンが異なるが、ホール素子と同じく同様に電
極形成がなされ、基本構成については同一であ
る。以下、本発明を具体例をもつて説明するが、
本発明はこれらの例のみに限定されるものではな
く、先に述べた基本構造を持つ全ての磁電変換素
子に及ぶものである。 第1例 表面が平滑なマイカ基板上に、厚さ1μm、電
子移動度30000cm2/V・secのInSb薄膜を真空蒸
着により形成して半導体膜14を作つた。 このInSb薄膜の表面にエポキシ樹脂を塗布し、
厚さ0.3mm、一辺が45mmの正方形をしたセラミツ
ク基板12上に接着した。ついで前記マイカを除
去した。その後フオトレジストを使用し、通常行
われている方法でInSb薄膜の感磁部の表面上に
フオトレジスト被膜を形成した。次に、無電解メ
ツキを行い、銅を厚さ0.3μm所要の部位のみに付
着させた。さらに銅の厚付けを行う為、電解銅メ
ツキを行い、厚さ4μm、Cu層16を形成した。
次に上記のフオトレジストを再度用い、電極部の
みに厚さ2μmのAu層18を電解メツキ法により
形成した。 次に上記のフオトレジストを再度用い、フオト
リソグラフイーの手法により、不要なInSb薄膜
及び、一部の不要な銅を塩化第2鉄の塩酸々性溶
液でエツチング除去し、ホール素子の感磁部及び
4つの電極部を形成した。ついでシリコーン樹脂
により感磁部の真上にコーテイングを行つて感磁
部の保護膜を形成した。 次に、このウエーハをダイシングカツターにか
け、1.1×1.1mmの方形のホール素子に切断した。
次にこれをリードフレーム22のアイランド51
上に接着した。次にホール素子の電極15とリー
ドフレーム22とを高速ワイヤーボンダーを用
い、Au細線21で結合した。エポキシ樹脂によ
りトランスフアーモールド法でパツケージした。 このようにして製作したこの発明を適用したホ
ール素子のワイヤーボンデイング時の不良率は第
1表中のの如くであつた。
【表】
第1表において、はInSb薄膜上に直接2μm
のAu層を形成した場合である。 それぞれの場合においてボンデイング時の素子
の温度は100℃である。また、超音波エネルギー
はそれぞれの場合について不良率が最小になるよ
うに選んである。さらにまた、サンプル数は各
2000個である。不良率は1接合あたりの値であ
る。電極とAu細線21との間の引張り強度が2g
以下のものは不良とした。 以上の結果より、基板の表面に有機絶縁層を有
する磁電変換素子において、強固でかつ、収率の
良いワイヤーボンデイングができることが明らか
となつた。 第2例 表面が平滑なマイカ基板上に厚さ1.2μm、電子
移動度10000cm2/V・secのInAs膜をMBE法(分
子線エピタキシー法)により形成した。 次に、第1例と同様の方法で0.3mm一辺が45mm
の正方形をしたセラミツク基板上に接着した。こ
の後は第一例と全く同一の方法でホール素子を組
立てた。この様にして作成したホール素子のワイ
ヤーボンデイング時の不良率は第2表の如くであ
つた。
のAu層を形成した場合である。 それぞれの場合においてボンデイング時の素子
の温度は100℃である。また、超音波エネルギー
はそれぞれの場合について不良率が最小になるよ
うに選んである。さらにまた、サンプル数は各
2000個である。不良率は1接合あたりの値であ
る。電極とAu細線21との間の引張り強度が2g
以下のものは不良とした。 以上の結果より、基板の表面に有機絶縁層を有
する磁電変換素子において、強固でかつ、収率の
良いワイヤーボンデイングができることが明らか
となつた。 第2例 表面が平滑なマイカ基板上に厚さ1.2μm、電子
移動度10000cm2/V・secのInAs膜をMBE法(分
子線エピタキシー法)により形成した。 次に、第1例と同様の方法で0.3mm一辺が45mm
の正方形をしたセラミツク基板上に接着した。こ
の後は第一例と全く同一の方法でホール素子を組
立てた。この様にして作成したホール素子のワイ
ヤーボンデイング時の不良率は第2表の如くであ
つた。
【表】
第2表において、は本発明を適用したもの、
はInAs薄膜上に直接2μmのAu層を形成した場
合である。 それぞれの場合において、ボンデイング時の素
子の温度は100℃である。また、超音波エネルギ
ーはそれぞれの場合について不良率が最小になる
ように選んである。また、サンプル数は各々2000
個であり、不良率は1接合あたりの値である。ま
た、電極とAu細線間の引張り強度が2g以下のも
のは不良とした。 このように、本発明の磁電変換素子は極めて強
固なワイヤーボンデイングが可能であり、しかも
収率もよくワイヤーボンデイングを行うことがで
きる。 第3例 表面が平滑なマイカ基板上に厚さ1μm、電子
移動度30000cm2/V・secのInSb薄膜を真空蒸着
により形成して半導体膜14を作つた。この
InSb薄膜の表面にエポキシ樹脂を塗布し、厚さ
0.3mm一辺が45mmの正方形をしたフエライト基板
12上に接着した。ついで前記マイカを除去し
た。その後フオトレジストを使用し、通常行われ
ている方法でInSb薄膜の感磁部の表面上にフオ
トレジスト被膜を形成した。次に、無電解メツキ
を行い、銅を0.3μm所要の部位のみに付着させ
た。さらに銅の厚付けを行う為、電解銅メツキを
行い、厚さ4μmのCu層16を形成した。 さらにその上に電解メツキにより厚さ2μmの
Au層18を形成した。次に上記のフオトレジス
トを再度用い、フオトリソグラフイーの手法によ
り、不要なInSb薄膜及び、一部の不要な銅を塩
化第2鉄の塩酸々性溶液でエツチング除去し、ホ
ール素子の感磁部及び4つの電極部を形成した。
後にシリコーン樹脂により感磁部の真上に磁気収
束用のフエライトのチツプを接着した。次に、こ
のウエーハをダイシングカツターにかけ、1.1×
1.1mmの方形のホール素子に切断した。次にこれ
をリードフレーム22のアイランド51上に接着
した。次にホール素子の電極15とリードフレー
ム22とを高速ワイヤーボンダーを用い、Au細
線21で接合した。エポキシ樹脂によりトランス
フアーモールド法でパツケージした。 このようにして製作したこの発明を適用したホ
ール素子のワイヤーボンデイング時の不良率は第
3表中のの如くであつた。
はInAs薄膜上に直接2μmのAu層を形成した場
合である。 それぞれの場合において、ボンデイング時の素
子の温度は100℃である。また、超音波エネルギ
ーはそれぞれの場合について不良率が最小になる
ように選んである。また、サンプル数は各々2000
個であり、不良率は1接合あたりの値である。ま
た、電極とAu細線間の引張り強度が2g以下のも
のは不良とした。 このように、本発明の磁電変換素子は極めて強
固なワイヤーボンデイングが可能であり、しかも
収率もよくワイヤーボンデイングを行うことがで
きる。 第3例 表面が平滑なマイカ基板上に厚さ1μm、電子
移動度30000cm2/V・secのInSb薄膜を真空蒸着
により形成して半導体膜14を作つた。この
InSb薄膜の表面にエポキシ樹脂を塗布し、厚さ
0.3mm一辺が45mmの正方形をしたフエライト基板
12上に接着した。ついで前記マイカを除去し
た。その後フオトレジストを使用し、通常行われ
ている方法でInSb薄膜の感磁部の表面上にフオ
トレジスト被膜を形成した。次に、無電解メツキ
を行い、銅を0.3μm所要の部位のみに付着させ
た。さらに銅の厚付けを行う為、電解銅メツキを
行い、厚さ4μmのCu層16を形成した。 さらにその上に電解メツキにより厚さ2μmの
Au層18を形成した。次に上記のフオトレジス
トを再度用い、フオトリソグラフイーの手法によ
り、不要なInSb薄膜及び、一部の不要な銅を塩
化第2鉄の塩酸々性溶液でエツチング除去し、ホ
ール素子の感磁部及び4つの電極部を形成した。
後にシリコーン樹脂により感磁部の真上に磁気収
束用のフエライトのチツプを接着した。次に、こ
のウエーハをダイシングカツターにかけ、1.1×
1.1mmの方形のホール素子に切断した。次にこれ
をリードフレーム22のアイランド51上に接着
した。次にホール素子の電極15とリードフレー
ム22とを高速ワイヤーボンダーを用い、Au細
線21で接合した。エポキシ樹脂によりトランス
フアーモールド法でパツケージした。 このようにして製作したこの発明を適用したホ
ール素子のワイヤーボンデイング時の不良率は第
3表中のの如くであつた。
【表】
第3表において、はInSb薄膜上に直接2μm
のAu層を形成した場合である。 それぞれの場合においてボンデイング時の素子
の温度は100℃である。また、超音波エネルギー
はそれぞれの場合について不良率が最小になるよ
うに選んである。さらにまた、サンプル数は各
2000個である。不良率は1接合あたりの値であ
る。電極とAu細線21との間の引張り強度が2g
以下のものは不良とした。 また、上記の素子の断面構造を第5図に示す。
第5図に於てエポキシ樹脂層は、絶縁層13を構
成している。感磁部19上にシリコン樹脂層41
を介して磁気収束チツプであるフエライト42が
付けられている。 第4例 表面が平滑なマイカ基板上に厚さ1.2μm、電子
移動度10000cm2/V・secのInAs薄膜をMBE法
(分子線エピキタシー法)により形成した。 このInAs薄膜を厚さ0.3mm一辺が45mmの正方形
をしたフエライト基板上に接着した。この後は第
3例と全く同一の方法でホール素子を組立てた。
この様にして作成したホール素子のワイヤーボン
デイング時の不良率は第4表の如くであつた。
のAu層を形成した場合である。 それぞれの場合においてボンデイング時の素子
の温度は100℃である。また、超音波エネルギー
はそれぞれの場合について不良率が最小になるよ
うに選んである。さらにまた、サンプル数は各
2000個である。不良率は1接合あたりの値であ
る。電極とAu細線21との間の引張り強度が2g
以下のものは不良とした。 また、上記の素子の断面構造を第5図に示す。
第5図に於てエポキシ樹脂層は、絶縁層13を構
成している。感磁部19上にシリコン樹脂層41
を介して磁気収束チツプであるフエライト42が
付けられている。 第4例 表面が平滑なマイカ基板上に厚さ1.2μm、電子
移動度10000cm2/V・secのInAs薄膜をMBE法
(分子線エピキタシー法)により形成した。 このInAs薄膜を厚さ0.3mm一辺が45mmの正方形
をしたフエライト基板上に接着した。この後は第
3例と全く同一の方法でホール素子を組立てた。
この様にして作成したホール素子のワイヤーボン
デイング時の不良率は第4表の如くであつた。
【表】
第4表において、はこの発明を適用したも
の、はInAs薄膜上に直接2μmのAu層を形成し
た場合である。 それぞれの場合においてボンデイング時の素子
の温度は100℃である。また、超音波エネルギー
はそれぞれの場合について不良率が最小になるよ
うに選んである。さらにまた、サンプル数は各々
2000個であり、不良率は1接合あたりの値であ
る。また、電極とAu細線間の引張り強度が2g以
下のものは不良とした。 第5例 表面が平滑な単結晶マイカ基板上に、厚さ1μ
m、電子移動度30000cm2/V・secAu細線間の引
張り強度が2g以下のものは不良とした。 第5例 表面が平滑な単結晶マイカ基板上に、厚さ1μ
m、電子移動度30000cm2/V・secのInSb薄膜を
真空蒸着により形成して半導体膜14を作つた。
次に、この上に真空蒸着法により、厚さ3000Åの
Al2O3膜を形成した。このAl2O3薄膜の表面にエ
ポキシ樹脂を塗布し、厚さ0.3mm,一辺が45mmの
正方形をしたフエライト基板12上に接着した。
ついで前記マイカを除去した。その後、フオトレ
ジストを使用し、通常行われている方法でInSb
薄膜の感磁部の表面上にフオトレジスト被膜を形
成した。次に、無電解メツキを行い、銅を厚さ
0.3μm所要の部位のみに付着させた。さらに銅の
厚付けを行う為、電解銅メツキを行い、厚さ4μ
mのCu層16を形成した。 さらにその上に電解メツキにより厚さ2μmの
Au層18を形成した。、次に上記のフオトレジス
トを再度用い、フオトリソグラフイーの手法によ
り、不要なInSb薄膜及び、一部の不要な銅を塩
化第2鉄の塩酸々性溶液でエツチング除去し、ホ
ール素子の感磁部及び4つの電極部を形成した。
ついでシリコン樹脂により感磁部の真上にコーテ
イングを行い、保護膜を形成した。。次に、この
ウエーハをダイシングカツターにかけ、1.1×1.1
mmの方形のホール素子に切断した。次にこれをリ
ードフレーム22のアイランド51上に接着し
た。次にホール素子の電極15とリードフレーム
22とを高速ワイヤーボンダーを用い、Au細線
21で接合した。エポキシ樹脂によりトランスフ
アーモールド法でパツケージした。 このようにして製作したこの発明を適用したホ
ール素子のワイヤーボンデイング時の不良率は第
5表中のの如くであつた。
の、はInAs薄膜上に直接2μmのAu層を形成し
た場合である。 それぞれの場合においてボンデイング時の素子
の温度は100℃である。また、超音波エネルギー
はそれぞれの場合について不良率が最小になるよ
うに選んである。さらにまた、サンプル数は各々
2000個であり、不良率は1接合あたりの値であ
る。また、電極とAu細線間の引張り強度が2g以
下のものは不良とした。 第5例 表面が平滑な単結晶マイカ基板上に、厚さ1μ
m、電子移動度30000cm2/V・secAu細線間の引
張り強度が2g以下のものは不良とした。 第5例 表面が平滑な単結晶マイカ基板上に、厚さ1μ
m、電子移動度30000cm2/V・secのInSb薄膜を
真空蒸着により形成して半導体膜14を作つた。
次に、この上に真空蒸着法により、厚さ3000Åの
Al2O3膜を形成した。このAl2O3薄膜の表面にエ
ポキシ樹脂を塗布し、厚さ0.3mm,一辺が45mmの
正方形をしたフエライト基板12上に接着した。
ついで前記マイカを除去した。その後、フオトレ
ジストを使用し、通常行われている方法でInSb
薄膜の感磁部の表面上にフオトレジスト被膜を形
成した。次に、無電解メツキを行い、銅を厚さ
0.3μm所要の部位のみに付着させた。さらに銅の
厚付けを行う為、電解銅メツキを行い、厚さ4μ
mのCu層16を形成した。 さらにその上に電解メツキにより厚さ2μmの
Au層18を形成した。、次に上記のフオトレジス
トを再度用い、フオトリソグラフイーの手法によ
り、不要なInSb薄膜及び、一部の不要な銅を塩
化第2鉄の塩酸々性溶液でエツチング除去し、ホ
ール素子の感磁部及び4つの電極部を形成した。
ついでシリコン樹脂により感磁部の真上にコーテ
イングを行い、保護膜を形成した。。次に、この
ウエーハをダイシングカツターにかけ、1.1×1.1
mmの方形のホール素子に切断した。次にこれをリ
ードフレーム22のアイランド51上に接着し
た。次にホール素子の電極15とリードフレーム
22とを高速ワイヤーボンダーを用い、Au細線
21で接合した。エポキシ樹脂によりトランスフ
アーモールド法でパツケージした。 このようにして製作したこの発明を適用したホ
ール素子のワイヤーボンデイング時の不良率は第
5表中のの如くであつた。
【表】
第5表において、はInSb薄膜上に直接2μm
のAu層を形成した場合である。 それぞれの場合においてボンデイング時の素子
の温度は100℃である。また、超音波エネルギー
はそれぞれの場合について不良率が最小になるよ
うに選んである。さらにまた、サンプル数は各
2000個である。不良率は1接合あたりの値であ
る。電極とAu細線21との間の引張り強度が2g
以下のものは不良とした。 上記の素子の断面構造を第6図に示す。第6図
において、エポキシ樹脂層13とInSbの蒸着膜
の中間にアルミナ層26が形成されている。
のAu層を形成した場合である。 それぞれの場合においてボンデイング時の素子
の温度は100℃である。また、超音波エネルギー
はそれぞれの場合について不良率が最小になるよ
うに選んである。さらにまた、サンプル数は各
2000個である。不良率は1接合あたりの値であ
る。電極とAu細線21との間の引張り強度が2g
以下のものは不良とした。 上記の素子の断面構造を第6図に示す。第6図
において、エポキシ樹脂層13とInSbの蒸着膜
の中間にアルミナ層26が形成されている。
第1図は本発明による磁電変換素子の一実施例
を示す断面図、第2図は第1図の平面図、第3図
は更に他の実施例を示す平面図、第4図は第3図
の断面図、第5図は本発明の第3例もしくは第4
例のホール素子を示す断面図、第6図は本発明の
第5例のホール素子を示す断面図である。 11……絶縁性基板、12……基板、12′…
…フエライト基板、13……絶縁層、14……半
導体膜、15……電極、16……Cu層、18…
…Au層、19……感磁部、21……ワイヤーボ
ンデイングされた金属細線、22……リードフレ
ーム、23……モールド樹脂、24……プリント
基板、25……プリント基板上の配線パターン、
26……うすい無機質絶縁層、41……シリコー
ン樹脂、42……フエライト磁気収束チツプ、5
0……ダイボンド接着樹脂層、51……アイラン
ド。
を示す断面図、第2図は第1図の平面図、第3図
は更に他の実施例を示す平面図、第4図は第3図
の断面図、第5図は本発明の第3例もしくは第4
例のホール素子を示す断面図、第6図は本発明の
第5例のホール素子を示す断面図である。 11……絶縁性基板、12……基板、12′…
…フエライト基板、13……絶縁層、14……半
導体膜、15……電極、16……Cu層、18…
…Au層、19……感磁部、21……ワイヤーボ
ンデイングされた金属細線、22……リードフレ
ーム、23……モールド樹脂、24……プリント
基板、25……プリント基板上の配線パターン、
26……うすい無機質絶縁層、41……シリコー
ン樹脂、42……フエライト磁気収束チツプ、5
0……ダイボンド接着樹脂層、51……アイラン
ド。
Claims (1)
- 【特許請求の範囲】 1 表面に厚さが30μm以下の有機物絶縁層を有
する基板上に厚さ0.1〜10μm、電子移動度が2000
〜80000cm2/V・secの−族化合物半導体膜が
形成され、該半導体膜上の所要の部分にCu層が
形成され、該Cu層の上にAu層が形成されて電極
が構成されたことを特徴とする磁電変換素子。 2 マイカの表面に−族化合物半導体薄膜を
形成する工程、 前記−族化合物半導体薄膜を絶縁性の樹脂
により基板上に接着し、ついで、マイカを除去す
る工程、 該基板上の−族化合物半導体薄膜の表面の
所要の部位にのみ銅の無電解メツキを行う工程に
続いて、電解メツキにより銅の厚付けを行うこと
によりコンタクト層を形成する工程、ついで、金
からなるボンデイング層を形成する工程、 エツチングにより上記−族化合物半導体薄
膜をパターン化する工程、 および上記ボンデイング層に金線を超音波ボン
デイングする工程、 を有することを特徴とする磁電変換素子の製造方
法。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60099396A JPS61256777A (ja) | 1985-05-10 | 1985-05-10 | 磁電変換素子およびその製造方法 |
DE3590792A DE3590792C2 (ja) | 1985-05-10 | 1985-10-14 | |
DE19853590792 DE3590792T (ja) | 1985-05-10 | 1985-10-14 | |
PCT/JP1985/000572 WO1986006878A1 (en) | 1985-05-10 | 1985-10-14 | Magneto-electric converter element |
NLAANVRAGE8520325,A NL188488C (nl) | 1985-05-10 | 1985-10-14 | Magneto-elektrische transducent. |
KR1019870700006A KR910002313B1 (ko) | 1985-05-10 | 1985-10-14 | 자전 변환소자 |
US07/325,129 US4908685A (en) | 1985-05-10 | 1989-03-15 | Magnetoelectric transducer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60099396A JPS61256777A (ja) | 1985-05-10 | 1985-05-10 | 磁電変換素子およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61256777A JPS61256777A (ja) | 1986-11-14 |
JPH0462475B2 true JPH0462475B2 (ja) | 1992-10-06 |
Family
ID=14246331
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60099396A Granted JPS61256777A (ja) | 1985-05-10 | 1985-05-10 | 磁電変換素子およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61256777A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011009756A (ja) * | 2010-07-12 | 2011-01-13 | Asahi Kasei Electronics Co Ltd | 磁電変換素子の製造方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58153384A (ja) * | 1982-03-05 | 1983-09-12 | Asahi Chem Ind Co Ltd | 磁電変換素子及び磁電変換素子の製造方法 |
-
1985
- 1985-05-10 JP JP60099396A patent/JPS61256777A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58153384A (ja) * | 1982-03-05 | 1983-09-12 | Asahi Chem Ind Co Ltd | 磁電変換素子及び磁電変換素子の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JPS61256777A (ja) | 1986-11-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4908685A (en) | Magnetoelectric transducer | |
US7193288B2 (en) | Magnetoelectric transducer and its manufacturing method | |
JPS6324647A (ja) | 半導体パッケ−ジ | |
JPS6410112B2 (ja) | ||
KR890702249A (ko) | 반도체 장치 패키지의 제조방법 및 그 장치 | |
JP4480318B2 (ja) | 複合半導体素子及びその製造方法 | |
JPH01276750A (ja) | 半導体装置 | |
TWI512925B (zh) | 焊線結構及形成焊線結構的方法 | |
JP2005123383A (ja) | 磁電変換素子 | |
JPH0462475B2 (ja) | ||
JPH0462474B2 (ja) | ||
JP2556802B2 (ja) | 磁電変換素子 | |
JPS6120378A (ja) | 磁電変換素子 | |
JP4410320B2 (ja) | 磁電変換素子およびその製造方法 | |
JPH0671105B2 (ja) | 磁電変換素子の製造方法 | |
JP2610083B2 (ja) | 強磁性体磁気抵抗素子 | |
JP2005019566A (ja) | 磁電変換素子 | |
JPH0471351B2 (ja) | ||
JPH11330584A (ja) | 磁電変換素子およびそれを用いた磁気センサ、磁電変換素子の製造方法 | |
JPH11330586A (ja) | 磁電変換素子およびそれを用いた磁気センサ、磁電変換素子の製造方法 | |
JP2713744B2 (ja) | 磁電変換素子 | |
JPS6158248A (ja) | 薄型半導体装置 | |
JP3085147B2 (ja) | 磁電変換素子 | |
JPH09331088A (ja) | ホール素子 | |
JP2923043B2 (ja) | 樹脂封止型半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |