JP2556802B2 - 磁電変換素子 - Google Patents

磁電変換素子

Info

Publication number
JP2556802B2
JP2556802B2 JP4287926A JP28792692A JP2556802B2 JP 2556802 B2 JP2556802 B2 JP 2556802B2 JP 4287926 A JP4287926 A JP 4287926A JP 28792692 A JP28792692 A JP 28792692A JP 2556802 B2 JP2556802 B2 JP 2556802B2
Authority
JP
Japan
Prior art keywords
layer
bonding
intermediate layer
electrode
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP4287926A
Other languages
English (en)
Other versions
JPH05243636A (ja
Inventor
隆 楫野
一郎 柴崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Asahi Chemical Industry Co Ltd
Original Assignee
Asahi Chemical Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Asahi Chemical Industry Co Ltd filed Critical Asahi Chemical Industry Co Ltd
Priority to JP4287926A priority Critical patent/JP2556802B2/ja
Publication of JPH05243636A publication Critical patent/JPH05243636A/ja
Application granted granted Critical
Publication of JP2556802B2 publication Critical patent/JP2556802B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05075Plural internal layers
    • H01L2224/0508Plural internal layers being stacked
    • H01L2224/05082Two-layer arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49175Parallel arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01023Vanadium [V]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Hall/Mr Elements (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は樹脂の層を含む絶縁層
上の半導体薄膜を感磁部とし、かつ半導体薄膜上に形成
した電極に熱と超音波により金属細線を直接接続した
電変換素子に関する
【0002】
【従来の技術】これまでのワイヤボンディング、つまり
金属細線を電極に直接接続する技術では、通常、金線を
電極に接続するために、350℃以上の高温を接続部に
加えて熱圧着するか、または、これより低い温度で行う
場合は(例えば300℃では)、加熱に加えてさらに超
音波のエネルギーを金線を接続する部分に加えることで
金属同士を融着させ、金ワイヤーと電極金属との直接接
続を達成し、ワイヤボンディングをしていた。このた
め、樹脂のように高温度で(樹脂のガラス転移点温度以
上では)流動化し軟化する性質のある有機物絶縁層上の
半導体薄膜に直接ワイヤボンディングにより金属細線を
接続することは全く不可能であり、従来においては樹脂
層上に半導体薄膜が形成され、かつ金属細線がワイヤボ
ンディング接続された構造を持つ磁電変換素子はなかっ
た。特に350℃以上の高温では樹脂は炭化したり、分
解したりするためこのような未踏の技術にチャレンジす
ることも行われず、従来では樹脂層を含む磁電変換素子
に対する金属細線の接続は半田付けにより行われてい
た。
【0003】しかし、100℃程度の樹脂の軟化点以下
の温度でワイヤボンディングが工業的に行えるならばこ
の種の磁電変換素子の信頼性や生産性は大幅に向上す
る。特に実装時に磁電変換素子のリードを外部で半田付
けする必要があるが、このとき従来のように磁電変換素
子内部が半田付けでリードと接続されているとそのリー
ドを伝わる熱により内部接続部の半田が融け、接続状態
が劣化したり、再度硬化しても湿度の進入する透き間が
空き耐湿性が悪くなるなど信頼性上の問題があった。ま
た、半田付けの生産性は高速のワイヤボンディングに比
べて生産性も極め て悪い。磁電変換素子の電極部の面積
も大きくする必要があり小型の素子を作ることも難しい
等の問題があった。この発明はこのように従来では半田
付けによることしかできなかった金属細線の電極への接
続について、工業的な量産技術としてワイヤボンディン
グをはじめて可能とさせた構造を有する磁電変換素子を
提供することを目的とする。
【0004】
【課題を解決するための手段】この発明になる磁電変換
素子は、基板の一面に樹脂層が形成され、その樹脂層上
厚さ1,000 〜3,000 Åの酸化物絶縁膜が形成され、そ
の酸化物絶縁膜上に厚さ0.1〜10μm ,電子移動度2,
000 〜80,000 cm2/Vsec のIII −V族化合物半導体薄
膜が形成され、この半導体薄膜上の一部にこれとオーミ
ック接触するコンタクト層が形成され、そのコンタクト
層上に厚さがほぼ2μm 以上の金属の中間層が形成さ
れ、その中間層上にAu ,Al ,Ag もしくはこれらの
合金のボンディング層が形成され、そのボンディング層
上に金細線の一端が直ボンディングされる。上記中
間層はヤング率がボンディング層のそれより50%以上
大きく、ボンディング層より堅い金属よりなる。
【0005】
【実施例】この発明の磁電変換素子の1つであるホール
素子の構造の一例を図1に示す。図1において、ホール
素子の絶縁性基板11は絶縁材でない基板12上に樹脂
層13aが形成され、その樹脂層13a上に酸化物絶縁
膜13bが形成され、樹脂層13aと絶縁膜13bとで
絶縁層13が構成される。感磁部を構成する高電子移動
度の半導体膜14が酸化物絶縁膜13b上に形成され、
半導体膜14上にワイヤボンディング用電極15が形成
される。この電極15は半導体膜14と接続するコンタ
クト層16,その上の中間層17,さらにその上のボン
ディング層18よりなる。電極間の中央部の半導体膜1
4は感磁部19である。この感磁部19上にシリコン樹
脂層41を介して磁束収束用にフェライト42が付けら
れた場合である。電極15はAu ,Al ,Al −Si 合
金等の細線21でリードフレーム22に接続される。リ
ードフレーム22の端部を残して基板11,細線21な
どは樹脂のモールド体23内に埋め込まれる。
【0006】図2は図1のホール素子を上面からみた状
況を示す。図3及び図4はホール素子チップをリードフ
レーム22を介することなく、プリント配線板に直接取
付けた例である。すなわちプリント基板24に形成され
た配線25に細線21が接続される。この実施例ではワ
イヤボンディング用電極15はコンタクト層16,中間
層17,ボンディング層18の3層よりなる。つまりボ
ンディング性の良好な金属層のボンディング層18と、
半導体とのオーミック接触を保障しかつ界面の熱応力を
緩和するコンタクト層16との中間に、これら両層1
6,18に比して硬い金属層などの中間層17を介在さ
せることにより、ボンディング時に印加される超音波エ
ネルギーをボンディング層18に集中させ、超音波衝撃
ないし温度衝撃に対して十分の耐性を持たない、半導体
薄膜14に対し、亀裂が生じることなく、かつ酸化物絶
縁膜13bとの間に剥離が生じない程度に低いパワーの
超音波印加でかつ低温で高信頼性のワイヤボンディング
接合を形成することが可能となる。
【0007】ボンディング層18は、Au ,Au −Ge
合金、Pt ,Al ,Al −Si 合金、Ag ,Cu または
これらの合金等のワイヤボンディング性の良好な金属よ
りなる。この層18に用いる金属はワイヤボンディング
性の良いものであれば何でも良いが、特にAu が好まし
い。この層18には電極15とAu ,Al ,Al −Si
合金等の細線21との強固かつ高信頼性の結合を保障す
るものである。ボンディング層18の形成には、無電解
メッキ法、電解メッキ法,蒸着またはスパッタリングに
よるリフトオフ法等の通常の半導体素子の電極形成に用
いる方法が用いられる。ボンディング層18の層厚は特
に限定されないが、通常は0.1〜30μm ,好ましくは
0.1〜10μm がよい。ボンディングの信頼性を向上す
るためにはボンディング層18は厚いほど好ましいが、
層厚の増大に伴う内部応力の増加により層界面の密着性
が低下すること、エッチングの切れが低下すること、A
g,Au ,Pt 等の貴金属を用いる場合には、価格が増
大することによりその上限が決定される。
【0008】ボンディング層18にCu ,Al 等の酸化
されやすい金属を用いるときには、表面にAu ,Ag 等
の酸化されにくい金属のごく薄い層を形成し、ボンディ
ング層18を複数にすることによりさらにボンディング
の信頼性が向上する。図5にこの電極15の断面形状を
示す。図5において、中間層17上にはCu またはAl
等のボンディング性が良好だが、さびやすい金属のボン
ディング本体層26が形成され、そのボンディング本体
層26上にAu またはAg 等のボンディング性が良好で
さびにくい金属薄層27が形成され、ボンディング本体
層26及び金属薄層27でボンディング層18が形成さ
れる。ボンディング本体層26にAl を用いるときには
金属薄層27の形成には注意を要する。Al は空気中で
瞬時に酸化されるからである。真空中または還元性の雰
囲気中でボンディング本体層26,金属薄層27を連続
的に形成することが好ましい。
【0009】また、ボンディング層18にAg ,Pt 等
の酸化されにくい金属を用いる場合においても、その表
面にボンディング性の最も優れているAu をごく薄く形
成すると、信頼性がさらに増大する。図6にその断面構
造を示す。中間層17上に、Au 以外のAg ,Pt 等の
ボンディング性が良好でさびにくい金属層28を形成
し、その金属層28上にAu の薄層29を形成する。
【0010】中間層17はNi ,Fe ,Ti ,W,Cu
,等のボンディング層18に比して硬い金属層よりな
り、その形成にも無電解メッキ法、電解メッキ法、蒸着
またはスパッタリングによるリフトオフ法などを用いる
ことができる。この中間層17の効果は主として下記の
3点よりなる。 (a)ボンディング時に電極15の面に対して垂直方向
に作用する力を、この中間層17に集中し、この力が半
導体膜14ないしは半導体膜14とコンタクト層16と
の界面に達するのを防止する。
【0011】(b)ボンディング時の荷重を電極15の
全体に分散し、荷重がツールの先端のみに集中すること
を防止する。 (c)超音波を中間層17とボンディング層18との界
面で反射し、超音波が半導体膜14またはその界面に悪
影響を与えることを防止する。それと同時に超音波エネ
ルギーをボンディング層18に集中し、低いパワーの超
音波エネルギーで確実なボンディングを保障する。
【0012】この(a)または(b)の目的のためには
中間層17はボンディング層18あるいはコンタクト層
16に比してヤング率が50%以上大きく、弾性限界の
大きい金属を用いる。(c)の効果も重視するために
は、ボンディング層18またはコンタクト層16での音
速と、中間層17での音速とができるだけ異なるものと
なる金属を用いる。この時、音速の不整合が大きいた
め、ボンディング層18と中間層17との界面ないしは
コンタクト層16と中間層17との界面によって超音波
が反射される。以上の条件を満たす金属の好ましい例と
してNi ,Cu ,Wがある。ボンディング層18、コン
タクト層16にはAu を用いることが好ましいが、上記
の中間層17に好ましい金属はAu に比して2倍以上の
ヤング率を有し、音速度もAu の約2倍になる。ボンデ
ィング層18がAu であるときは中間層17としてCu
を用いることも好ましい。
【0013】中間層17の厚さは特に限定されないが、
通常2μm 以上、好ましくは2〜10μm がよい。中間
層17の効果を有効に発揮するためには、層厚は大きい
ほど好ましいが、層厚の増大に伴い、内部応力が増大
し、層界面の密着性が低下すると同時に、エッチングの
切れが悪くなるのでその上限が存在する。中間層17を
余り薄くするとその機械的強度が小となり、かつ容易に
超音波も透過し、中間層17を設けた意味がなくなる。
【0014】超音波の反射作用を有効に行うためには、
中間層17を複数の金属層で構成することが好ましい。
隣接する層の音速が大きく異なる金属を組み合わせれ
ば、超音波は界面を通過するごとに、界面の両側の金属
の音速の不整合の度合いに応じて反射されて、その振幅
は大幅に減衰する。この構成例を図7に示す。図7にお
いてボンディング層18はAu 層で構成され、その下に
Ni 層31,Au 層32,Ni 層33が順次積層され、
これら3層31,32,33により中間層17を形成す
る。超音波は層18と層31,層31と層32,層32
と層33,層33と層16の合計4つの界面で反射され
る。
【0015】中間層17はヤング率(硬さ)、弾性限
界、音速の差の全体の特性がボンディング層18に対
し、50%以上の差があればよい。コンタクト層16は
Cu ,Au ,Al ,Al −Si 合金、Au −Ge 合金、
Ag ,Pt または、これらの合金等の化合物半導体と良
好なオーム性接合を形成し、化合物半導体と類似の熱膨
張率を有し、かつ前記化合物半導体と同程度で軟らかい
金属層よりなる。このコンタクト層16により、半導体
膜14と電極15との良好なオーミックコンタクトを確
保し、かつ半導体膜14と電極15との間の熱応力を緩
和する。コンタクト層16の形成には無電解メッキ法、
電解メッキ法、蒸着またはスパッタリングを用いたリフ
トオフ法等が用いられる。層厚は特に限定されないが、
通常0.1〜50μm ,より好ましくは0.1〜10μm で
ある。ボンディングの信頼性を向上するためにはコンタ
クト層16は厚いほど好ましいが、層厚の増大に伴い内
部応力が増加し、層界面の密着性が低下すること、エッ
チング切れが低下すること、Ag ,Au ,Pt 等の貴金
属を用いるときには価格が増加することによりその上限
が存在する。
【0016】Gu As ,In P等のオーミックコンタク
トを形成するのが困難な半導体を用いる場合、またはコ
ンタクト層16にAu ,Pt ,Ag 等の高価な金属を大
量に用いたくない場合には、コンタクト層16を複数に
し、まずAu −Ge 等の薄い層で半導体膜14とのオー
ミック接合を形成した後に、中間層17に比して軟らか
い金属または、中間層17に比して熱膨張率が半導体膜
14のそれに近い金属をその上に形成して、2層でコン
タクト層16を形成する。この例を図8及び図9に示
す。図8において、半導体膜14はGa As 層とした場
合で、この半導体膜14上にAu−Ge 合金層34が形
成される。この合金層34のGe の比率は0.1〜10重
量%であり、この層34によりGa As 半導体膜14と
電極15とのオーミック接合を確保する。Au −Ge 合
金層34上にCu 層35が形成され、これら2層34,
35でコンタクト層16を形成する。図9において、半
導体膜14としてIn AsxSb1-x(0≦x≦1)膜を形
成した場合で、この半導体膜14上にAu 層36が形成
され、そのAu 層36上にCu 層37が形成され、これ
ら2層36,37でコンタクト層16が形成される。コ
ンタクト層16の形成には、無電解メッキ法、電解メッ
キ法、蒸着またはスパッタリングによるリフトオフ法等
の通常半導体素子の電極形成に用いられる方法を用い
る。コンタクト層16の層厚は特に指定しないが、0.1
〜10μm が好ましい。ボンディングの信頼性を向上さ
せるためにはコンタクト層16は厚いほど好ましいが、
層厚の増大に伴い内部応力が増大し、層界面の密着性が
低下すること、エッチング切れが低下すること、Au ,
Ag ,Pt 等の貴金属を用いる場合には価格の増大によ
りその上限が決定される。
【0017】この発明の素子の基板11は、一般の磁電
変換素子に用いられているものでよく、単結晶もしくは
焼結フェライト基板、セラミック基板、ガラス基板、シ
リコン基板、サファイア基板、半絶縁性のGa As 基
板、In P基板等や耐熱性の樹脂基板、強磁性体である
鉄、パーマロイ等の基板で表面を絶縁処理したもの等が
用いられる。
【0018】基板の表面の絶縁層13の樹脂層13aは
通常、基板11と酸化物絶縁膜13bとの接着層として
好ましく用いられているものであり、通常用いられてい
る熱硬化性のエポキン樹脂、フェノールエポキシ樹脂等
が用いられる。また、その絶縁層13の厚さは特に限定
されないが、好ましくは60μm 以下である。酸化物絶
縁膜13bとしてはAl23 膜、Si O2 膜などが用い
られ、その厚さは例えば 1,000Å〜 3,000Å程度であ
る。
【0019】感磁部半導体膜14は、通常の磁電変換素
子として用いられている高移動度の半導体薄膜がよく、
In Sb ,Ga As ,In Sb ,Ga As ,In As ,
InxSbySnz,InxAsyPz ,InxGaySbz(x+y+
z=2),InsGatAsuPv(s+t+u+v=2)等
のIII −V族の2元、3元、4元の金属間化合物の半導
体で電子移動度2,000 〜80,000 cm2/Vsec の範囲内に
あり、単結晶もしくは多結晶の薄膜が用いられる。
【0020】磁電変換素子の電極15はAu ,Al ,A
l −Si 合金等の通常ワイヤボンディングに用いられる
細線21により、リードフレーム22またはプリント基
板上に形成された配線パターン25等の導体に電気的に
結合される。リードフレーム22に結線する場合リード
フレームの材質はCu ,リン青銅等、通常の半導体素子
のリードに用いるものを利用できる。また、ボンディン
グ性を向上するためにリードの表面にAu ,Ag 等のボ
ンディング性の良好な金属の薄層を形成することも好ま
しく行われる。
【0021】プリント基板24上に結線する場合におい
て、用いるプリント基板24は通常の電子部品の配線に
用いられるものでよい。その配線導体上にAu ,Ag 等
のボンディング性の良好な薄層を形成することも好まし
く行われる。モールド樹脂23の材質は、一般に電子素
子のモールドに使用されている樹脂でよい。好ましいも
のは、熱硬化性樹脂で、エポキシ樹脂、フェノールエポ
キシ樹脂等がある。そのモールド方法は、通常の電子部
品で行われている方法でよく、例えば注型モールド、ト
ランスファーモールド、固型ペレットを素子上に置き加
熱溶融後、硬化してモールドする等の方法がある。
【0022】以上この発明の磁電変換素子の一例として
ホール素子を例にとり説明してきたが、他の素子、例え
ば磁気抵抗効果素子についてもホール素子と電極形状、
端子電極の個数、感磁部のパターンが異なるが、ホール
素子と全く同様に電極形成がなされ、基本構成について
は同一である。以下、この発明を具体例をもって説明す
るが、この発明はこれらの例のみに限定されるものでは
なく、先に述べた基本構造を持つ全ての磁電変換素子に
及ぶものである。
【0023】第1例 表面が平滑な単結晶マイカ基板上に、厚さ1μm ,電子
移動度30,000m2/Vsec のIn Sb 薄膜を真空蒸着によ
り形成して半導体膜14を作った。次に、この上に真空
蒸着法により、厚さ3,000 ÅのAl23 膜を形成した。
このAl23 薄膜の表面にエポキシ樹脂を塗布し、厚さ
0.3mm,一辺が45mmの正方形をしたフェライト基板1
2上に接着した。ついで前記マイカを除去した。その後
フォトレジストを使用し、通常行われている方法でIn
Sb 薄膜の感磁部の表面上にフォトレジスト被膜を形成
した。次に、無電解メッキを行い、銅を厚さ0.3μm 所
要の部位のみに付着させた。さらに銅の厚付けを行うた
め、電解銅メッキを行い、厚さ4μm のコンタクト層1
6を形成した。次に上記のフォトレジストを再度用い、
電極部のみに厚さ2μm のNi 層の中間層17を電解メ
ッキ法に形成した。さらにその上に電解メッキにより厚
さ2μm のAu 層のボンディング層18を形成した。次
に上記のフォトレジストを再度用い、フォトリソグラフ
ィーの手法により、不要なIn Sb 薄膜及び、一部の不
要な銅を塩化第2鉄の塩酸酸性溶液でエッチング除去
し、ホール素子の感磁部及び4つの電極部を形成した。
後にシリコン樹脂により感磁部の真上に磁気収束用のフ
ェライトのチップを接着した。次に、このウェーハーを
ダインシグカッターにかけ、1.1×1.1mmの方形のホー
ル素子チップに切断した。次にこれをリードフレーム2
2のダイ上に接着した。次にペレットの電極15とリー
ドフレーム22とを高速ワイヤーボンダーを用い、Au
細線21で接合した。エポキシ樹脂によりトラスファー
モールド法でパッケージ化した。
【0024】このようにして製作したこの発明を適用し
たホール素子のワイヤーボンディング時の不良率は第1
表中のの如くであった。
【0025】
【表1】 第1表においては中間層17のNi 層を省略し、コン
タクト層16であるCu 層を6μm にした場合である。
はIn Sb 薄膜上に直接2μm のAu 層を形成した場
合である。はIn Sb 上に6μm のNi 層の中間層1
7をつけ、その上に2μm のAu 層のボンディング層1
8を形成し、中間層17であるNi 層がコンタクト層1
6をかねている場合である。それぞれの場合においてボ
ンディング時の素子の温度は100℃である。また超音
波エネルギーはそれぞれの場合について不良率が最小に
なるように選んである。また、サンプル数は各2,000 個
である。不良率は1接合あたりの値である。電極とAu
細線21との間の引っ張り強度が2g以下のものは不良
とした。それぞれの場合についての不良原因について
は、はAu 線21と電極間との接合の強度不足がほと
んどであり、はAu線及び電極間の接合の強度不足、
半導体膜とAl23 層間の剥離がほぼ同数であった。
については、ほとんどが半導体膜とAl23 層間の剥離
であった。については、ほとんどがNi 層と半導体膜
との間の剥離であった。以上の結果より下記の2点がわ
かる。
【0026】 中間層17がある場合は、これがない
場合に比して不良率が激減する。 中間層17がある場合でもコンタクト層16を省略
すると不良率が増加する。また不良原因より、中間層1
7をはぶくと超音波エネルギーが半導体膜14とAl2
3 層間に集中し、コンタクト層16を省略すると、中間
層と半導体膜間に集中することがわかる。
【0027】第2例 表面が平滑なマイカ基板上に厚さ1.2μm 電子移動度1
0,000cm2 /Vsec のIn As 膜をMBE法(分子線エ
ピタキシー法)により形成した。次にその半導体膜上に
真空蒸着法によりSi O2 の層を1,000 Å形成した。こ
のSi O2 層上に厚さ0.3mm一辺が45mmの正方形をし
たフェライト基板上に接着した。この後は第1例と全く
同一の方法でホール素子を組立てた。このようにして作
成したホール素子のワイヤボンディング時の不良率は第
2表の如くであった。
【0028】
【表2】 第2表においてはこの発明を適用したもの、は中間
層であるNi 層をはぶき、コンタクト層であるCu 層を
6μm にした場合である。はIn As 薄膜上に直接2
μm のAu 層を形成した場合である。はIn As 薄膜
上に6μm のNi 層を形成し、その上にAu 層を2μm
形成し、中間層であるNi 層がコンタクト層をかねてい
る場合である。それぞれの場合においてボンディング時
の素子の温度は100℃である。また超音波エネルギー
はそれぞれの場合について不良率が最小になるように選
んである。また、サンプル数は各々2,000 個であり、不
良率は1接合あたりの値である。また、電極とAu 細線
間の引っ張り強度が2g以下のものは不良とした。それ
ぞれの場合についての不良原因については、はAu 線
と電極間接合の強度不足がほとんどであり、はAu 線
と電極間接合の強度不足、半導体膜とSi O2 層間の剥
離がほぼ同数であった。についてはほとんどが半導体
膜とSi O2 層間の剥離であった。についてはほとん
どがNi 層とIn Sb 層間の剥離であった。以上の結果
より、下記の2点がわかる。
【0029】 中間層がある場合は、中間層がない場
合に比して不良率が激減する。 中間層がある場合でもコンタクト層を省略すると不
良率が増加する。また、不良原因より、中間層をはぶく
と超音波エネルギーが半導体膜とSi O2 層間に集中
し、コンタクト層を省略すると、中間層と半導体膜に集
中することがわかる。
【0030】
【発明の効果】以上述べたようにこの発明によれば樹脂
層上に酸化物絶縁膜が形成され、その絶縁膜上に化合物
半導体薄膜が形成され、その半導体薄膜上にコンタクト
層が形成され、その上に厚さが2μm 以上の中間層が形
成され、その上に中間層よりヤング率が50%以下小さ
いボンディング層が形成されているため、上記中間層に
よりかなりの機械的強度があり、かつボンディング層と
中間層とのヤング率が大きく異なっているため、超音波
を印加しながら圧着することにより細線をボンディング
層に接続して、中間層とボンディング層との間で超音波
が反射され、コンタクト層での発熱を抑えることがで
き、かつ半導体薄膜に影響を与えず亀裂を発生させた
り、半導体薄膜と酸化物絶縁膜との間に剥離が生じるこ
となく、全体は例えば100℃程度で細線を十分な強度
で圧着することができる。また酸化物絶縁膜の存在によ
り耐湿性が優れ、かつ信頼性が高い。
【図面の簡単な説明】
【図1】この発明による磁電変換素子の実施例を示す断
面図。
【図2】図1の平面図。
【図3】この発明の実施例の平面図。
【図4】図3の断面図。
【図5】ボンディング層18が複数の金属層よりなる場
合の電極構造の例を示す断面図。
【図6】ボンディング層が複数の金属層よりなる場合の
電極構造の他の例を示す断面図。
【図7】中間層が複数の金属層よりなる場合の電極構造
の例を示す断面図。
【図8】ボンディング層が複数の金属層よりなる場合の
電極構造の例を示す断面図。
【図9】ボンディング層が複数の金属層よりなる場合の
電極構造の他の例を示す断面図。
【図10】中間層がコンタクト層を兼ねる場合の電極構
造の例を示す断面図。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】板上に樹脂層が形成され、 その樹脂層上に厚さ1,000 〜3,000 Åの酸化物絶縁膜
    形成され、 その酸化物絶縁膜上に厚さ0.1〜10μm ,電子移動度
    2,000〜80,000 cm2/Vsec のIII −V族化合物半導
    からなる感磁部が形成され、 上記半導体膜上の所要部位上に電極が形成された磁電変
    換素子において、 上記電極は上記半導体薄膜とオーミック接触するコンタ
    クト層と、そのコンタクト層上に形成された中間層と、
    その中間層上に形成されたボンディング層とからなり、 上記ボンディング層はAu ,Al ,Ag もしくはこれら
    の合金からなる柔らかい金属からなり、 上記中間層はヤング率が上記ボンディング層のそれより
    50%以上大きく、上記ボンディング層より堅い、厚さ
    が2μm 以上の金属よりなり、 上記 ボンディング層上に金属細線の一端が直接接続され
    ていることを特徴とする磁電変換素子。
JP4287926A 1992-10-26 1992-10-26 磁電変換素子 Expired - Lifetime JP2556802B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4287926A JP2556802B2 (ja) 1992-10-26 1992-10-26 磁電変換素子

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4287926A JP2556802B2 (ja) 1992-10-26 1992-10-26 磁電変換素子

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP59066550A Division JPH0671105B2 (ja) 1984-04-02 1984-04-02 磁電変換素子の製造方法

Publications (2)

Publication Number Publication Date
JPH05243636A JPH05243636A (ja) 1993-09-21
JP2556802B2 true JP2556802B2 (ja) 1996-11-27

Family

ID=17723521

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4287926A Expired - Lifetime JP2556802B2 (ja) 1992-10-26 1992-10-26 磁電変換素子

Country Status (1)

Country Link
JP (1) JP2556802B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08250540A (ja) * 1995-03-13 1996-09-27 Toyoda Gosei Co Ltd 半導体装置
US20110037464A1 (en) * 2009-08-11 2011-02-17 Bruce Alvin Gurney Tunable graphene magnetic field sensor
JP2014011343A (ja) * 2012-06-29 2014-01-20 Asahi Kasei Electronics Co Ltd ホール素子およびホール素子を用いた半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5522849A (en) * 1978-08-08 1980-02-18 Asahi Chem Ind Co Ltd Manufacturing method of material for magnetic- electrical conversion element
JPS5580366A (en) * 1978-12-13 1980-06-17 Toshiba Corp Production of compound semiconductor element
JPS58153384A (ja) * 1982-03-05 1983-09-12 Asahi Chem Ind Co Ltd 磁電変換素子及び磁電変換素子の製造方法

Also Published As

Publication number Publication date
JPH05243636A (ja) 1993-09-21

Similar Documents

Publication Publication Date Title
US4908685A (en) Magnetoelectric transducer
JP2616565B2 (ja) 電子部品組立体
US8450861B2 (en) Integrated circuit device with semiconductor device components embedded in plastic housing composition
US4736236A (en) Tape bonding material and structure for electronic circuit fabrication
US7030496B2 (en) Semiconductor device having aluminum and metal electrodes and method for manufacturing the same
US6518653B1 (en) Lead frame and semiconductor device
EP0460785B1 (en) Semiconductor device having a heat sink
JPH034030Y2 (ja)
WO2007034791A1 (ja) 半田層及びこれを用いた放熱基板並びにその製造方法
JP2556802B2 (ja) 磁電変換素子
US9633927B2 (en) Chip arrangement and method for producing a chip arrangement
JPH06105802B2 (ja) 磁電変換素子
JPH0671105B2 (ja) 磁電変換素子の製造方法
JPH0817870A (ja) 半導体装置
KR102216738B1 (ko) 반도체 패키지용 클립구조체
JP2007317913A (ja) 半導体発光素子およびその製造方法
JPH0462474B2 (ja)
JP2954297B2 (ja) 樹脂封止型半導体装置
JPH0462475B2 (ja)
JPH09252026A (ja) 超伝導装置
JP4123719B2 (ja) テープキャリアおよびこれを用いた半導体装置
JP2972679B2 (ja) リードフレーム並びに樹脂封止型半導体装置及びその製造方法
JPH05129514A (ja) リードフレームおよびその製造方法
JPH09252020A (ja) 半導体装置およびその製造方法
JPH05218280A (ja) リードフレームおよびその製造方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19960611

EXPY Cancellation because of completion of term