JPH0461237A - 接合型電界効果トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、容易に希望するチャネル飽和電流値に制御し
て製造することかできる接合型電界効果トランジスタ及
びその製造方法に関するものである。

（従来の技術） 従来の化合物半導体基板を用いた接合型電界効果トラン
ジスタの構造を第４図に示づ。

従来の接合型電界効果トランジスタは、１絶縁性半導体
基板１十、に高抵抗バッファ層２が形成され、その上に
Ｎ型＃！導体である能動層３が形成されている。

そして、この高抵抗バッファ層２は、左右が途中までエ
ツチングされて同図のようなリッジｔｇ造となっており
、能動層３には、Ｐ型の不純物を拡散してゲートとなる
不純物拡散層４が形成されており、この不純物拡散層４
より紙面垂直方向に図示しないゲート配線が設けられて
いる。

さらに、図のように絶縁１５ａ、５ｂ、５ｃを形成後、
Ｎ型オーミ・・Ｉり接触性金駆電検を形成Ｌ５て、ソー
ス配線６及びドしイン配線７としている。

このようなＭ造の接合型電界効果トランジスタでは、能
動層３のうち、不純物拡散層４と高抵抗バッファ層２と
の間の領域がチャネルとなっており、不純物拡散層４が
ゲートとなるため、能動層３のチャネルを流れるチャネ
ル飽和電流値１　ｄｓｓ（ソース・ドレイン電流の飽和
値）は、この不純物拡散層４の深さによって制御される
ことになる。

（発明が解決し、ようとする課題） チャネル飽和電流値は、Ｆ）型の不純物が拡散される不
純物拡散層４の深さに依存するが、この不純物拡散層４
を形成するためのＰ型の不純物の拡散は時間がかかる」
−に、その深さ制御を精度良く行うことは非常に国数で
あり、このためチャネル飽和電流値の制御は→−５０１
Ａ程度の誤差を生じるという欠点があった。

また、ソース・ドレイン電流は、能動層３たけでなく、
実際には、高抵抗バッファ層２内にも流れており、電界
効果１−ラシジスタの電気特性に悪影響を及ぼしていた
。

さらに、不純物拡散層・１（ゲートンと能動層３（チャ
ネル）との接合面（ＰＮ接合面）は不純物拡散層・１の
拡散状態によっては、滑らかでないことがあり、その際
には、ゲートからの電場が不拘−となり、逆バイアス時
の耐ｆ「が低くな−）てし７まうという課題があった。

そこで、本発明は、半導体基板と能動層との間にゲート
となる層を形成ず２．ことにより、ゲー）−形成のため
の不純物の拡散を行わす、しかも、容易に８望するチャ
ネル飽和電流を制御性良く得ることのできる接合型電界
効果トランジスタ及びその製造方法を提供して、上記課
題を解決することを目的とする６ （課題を解決するための手段） −Ｆ記目的を達成するための手段として、半導体基板１
−にゲートとなる層を備え、その［に能動層が積層され
た基板構造上に、ソース配線及びドレイン配線が形成さ
れている接合型電界効果トランジスタであって、前記ソ
ース配線及びドしイン配線間に流れるチャネル飽和電流
か希望する値となるように、前記ソース配線及びドレイ
ン配線間の前記能動層に削り取られた表面を有すること
を特徴とする接合型電界効果トランジスタと、半導体基
板上にゲートとなる層を形成し、その上に能動層を積層
し、さらに、この能動層上にソース配線及びドレイン配
線を形成する接合型電界効果トランジスタの製造方法で
あって、前記ソース配線及びドレイン配線間に流れるチ
ャネル飽和電流が希望する値となるように、前記ソース
配線及びドレイン配線間の前記能動層の表面をエツチン
グすることを特徴とする接合型電界効果トランジスタの
製造方法とを提供し、ようとするものである。

（実施例） 本発明の接合型電界効果トランジスタの一実施例である
バックゲート型の接合型電界効果トランジスタを第１図
に示し、その構造を以下に説明する。

この接合型電界効果トランジスタは、Ｐ型半導体基板８
」にゲートとなるＰ＋層９が形成され、その上にＮ型半
導体である能動層３が積層されている。

そして、このＰ＋層９の左右が途中までエラづ゛ングさ
れて図のようなりフジ４１１１造となっており、さらに
、図のように絶縁膜５ａ、５ｂか形成されて、その上に
Ｎ型オーミック接触性金属電極を形成して、ソース配線
６及びドレイン配線７とし、能動層３の表面を含む必要
部分を表面保護膜１０ａ〜１０ｃにて保護している。

次に、このようなバックゲート型の接合型電界効果トラ
ンジスタの製造方法の一実施例を第２図（Ａ）〜（Ｊ）
に示す。

ます、第２図（Ａ）に示すように、Ｐ型半導体基板８上
にＰ＋層９を積層し、その上にＮ型能動層３を積層する
。材料としては、例えば、Ｐ型半導体基板８として亜鉛
（Ｚｎ）をドープしたＧａＡＳまたはＳｉ（〜１．０１
９／（２）３）、Ｐ＋層９として亜鉛（Ｚｎ＞をドープ
したＧａＡＳ　（〜１０２０／　＝：ｚ　３　　ン、Ｎ
型能動層３としてイオウ（Ｓ）をドー・ブしたＧａＡｓ
が用いられる。

次に、レジ゛スト１１等をマスクとし、て、■）　層９
の途中までウニ・ソトメサエッチングを行って２リツジ
構造を形成する（同［：！］　（Ｂ　）　）。

そして、しシスト］１を除去後、ＳｉＮｘ等の絶縁膜５
を上部全面に形成する（同図（Ｃ））。

さらに２しシスト１．２　ａ〜１２Ｃをマスクと（て、
絶縁膜５をエツチングしてソース・ドレインのコンタク
トホールを形成し、Ｎ型オーミンク接触性金械電極を蒸
着させてから（同図（Ｉ）））、レジスト１２ａ〜１２
ｃをアセトン等の有機溶剤にてエツチングして、余分の
Ｎ型オーミ’Ｖり接触性金舅電倹をリフ１ヘオフするこ
とにより、ソース・ドしインのコンタクトポール内にの
みＮ型乞−ミツク接触性金属電極６ａ、７ａが残るので
（同図（Ｅ））、これと同じ材料でソース・ドレイシミ
柘の引出配線６ｂ、７ｂを同図（Ｆ）に示すように絶縁
膜５（：に掛らないように形成して、ソース配線０及び
ドレイン配線７を形成する。

そＬ−て、しシスト１．３ａ、１３ｂをマスクとしして
、ます、絶縁膜５Ｃのみをエツチングして除去し　（同
図（Ｇ）ｍｌ、シスト１３ａ、１３ｂも除去した後、ソ
ース配線６及びドレイン配線゛７にプローブ１．４ａ、
］、４ｂを接触させて、チへ・ネル飽和電流１　ｄｓｓ
を測定し、礼望する値となるまで、Ｎイノ能動層３の露
出している部分（ソース配線（〕とドレイン配線７との
間の部分）ａをエツチングする（同図（１（））。この
ときのエツチングは。

ノン酸系のエッヂジグ溶液によるウェットエツチング等
のエツチング速度が数１．０　（人／分）と遅＜、Ｎ型
能動層３にダ、メージを与えない方法か望ましい。

このようにして、Ｎ型能動層３の露出している部分ａを
エツチングして、チャネル飽和電流Ｉ　ｄｓｓが希望す
る値となったら、上部全面に５ｔＮｘ等の表面保Ｎ膜１
０を形成し、この表面保護膜１５のうち、ポジディング
・バット部す、ｃ等、必要箇所を窓あけする（同図（■
））。

さらに、Ｐ型半導体基板８の下側（ｍｌ向）を研磨（−
て、そこごこＡ　ｕ８　ｅ　／　Ｎ　Ｏ、’　Ｎ　＋　
／へＵ等のＰ型オーミ・・ツク接触性余興電極（裏面ゲ
ート電りシ）１５を形成することにより、バンクゲート
型の接合型；、界効果トランジスタを製造することかで
きる（同１４＜、Ｊ））　　。

さらに、同様の方法で製造した接合型電界効果トランジ
スタの他の実施例を第３図（Ａ）〜（Ｃ）に示す。

第３図（Ａ）は、第１図に示した実施例と同様バックゲ
ート型であるが、Ｐ＋層９に給＠するためのゲート引出
配線１６を有するものである。このとき、Ｐ＋層９は、
Ｐ型半導体基板８及びＰ型バッファ層１７に比較して低
抵抗であるので、ゲート抵抗は、より低減することにな
る。

また、Ｐ型半導体基板８及びＦ）型バッファ層１７は、
それぞれ、半絶縁性基板、高抵抗バッファ層でも良く、
その際には、Ｐ型オーミック接触性金属＠極１５は形成
しない。

なお、ソース配線６及びドレイン配線７は、紙面垂直方
向に引出される。

そり、て、第３図（１３’）は、半絶縁性基板１と高抵
抗バッファＮＩ２を用い、能動層３を分離するのにメザ
ユ・ソヂング（第２図（Ｂ）を参照）によらず、能動層
・３を貫く反対導電型（Ｐ　型）の不純物拡散層１８に
よって行ったものである（ゲートとして不純物拡散層を
使用し、たちのではない）。

さらに、第３図（Ｃ）は、第１３図（■３）に示す実施
例において、半絶縁性基板１．高抵抗バッファ層２をそ
れぞれ、Ｐ型半導体基板８及びＰをバ・ソファ層１８に
して、第３図（Ａ）と同様のバックゲート型にすること
により、ゲート引出配線を省略したものである。

なお、以１．の各実施例では、ゲートの本数か１〜２本
であるか、多数本のゲートを有する場合でも全く同様の
方法で、電界効果トランジスタを製造することかできる
。

（発明の効果） 本発明の接合型電界効果トランジスタは、半導体基板上
にゲートとなる層を備え、その上に能動層が積層された
基板構造上に、ソース配線及びドしイン配線が形成さ！
シている接合型電界効果トランジスタであって、高抵抗
バッファ層を有し、ない又は能動層ど高抵抗バッファ層
とは接合しない構造となるので、ソース・ドレイン電流
は、能動層のみを流れることになり、常に精度良い飽和
零へ値が得られ、電気特性か向上する。

また、本発明の接合型電界効果トランジスタ・り〕製製
造性は、半導体基板上にゲートとなる屑を形成し、その
上に能動層を積層し７、さらに、この能動層」−にソー
ス配線及びドレイン配線を形成１−る接合型電界効果ト
ランジスタの製造方法であって５前記ソース配線及びド
レイン配線間に流れるチャネル飽和電流か８望する値と
なるように、前記ソース配線及びドレイン配線間の前記
能動層の表面をエツチングするようにしたので、希望す
るチャネル飽和電流値を有する電界効果トランジスタを
容易にかつ精度良く（土１０ｎＡ程度）製造することか
できる。

さらに、ゲートとなる層（Ｐ＋層）と能動層との接合面
（ＰＮ接合面）が滑らかな平面となるので、ゲートとな
る層からの電場がアノ−となり、逆バイアス時の耐圧が
向上、する。

そ１．て、時間のかかる拡散層を必要と！、ない実Ｓ１
！ｌｉＩ′１ｉＩＩでは、製造時間を大幅に短縮するこ
とがてきるという効果かある。

【図面の簡単な説明】

第１図は本発明の接合型電界効果トランジスタの製造方
法にて製造しな接り型電界効果）・ラシシスタの一実施
例を示す正面図、第２図（Ａ）−（１Ｊ）は本発明の接
合型電界効果トランジスタの製造方法の一実施例を示す
説明図、第３図（Ａ）・〜、（Ｃ）は本発明の製造方法
にて製造し７な他σ）実施例を示す１１面図、第４図は
従来例にて製：ｆｉされた接合型電界効果トランジスタ
を小ず正面図である。 １・・・半絶縁性半導体基板。 ２・・・高抵抗バッファ層、３・・・能動層、４・・・
不純物拡散層（ゲート）、 ５．５ａ〜５ｃ・・・絶縁膜、 ６・・・ソース配線、７・・・ドレイン配線、８・・・
Ｐ型半導体基板、 ９・・・Ｐ＋層（ゲート）、 １．０，１．ｏａ〜］、　Ｏｅ・・・表面保護膜、１１
．１２ａ〜、］　２ｃ、１３ａ、１３ｂ−＝し・シスト
、１．４　ａ、、　　１．４　ｂ・・・プローブ１５・
・・Ｐ型オーミック接触性金属電極（裏白ゲート電極）
、１６・・・ゲート引出配線、１７・・−Ｐ型バッファ
層、 １８・・・不純物拡散Ｍ（能動層分離）。 第１図 特　許　出願人　日本ビクター株式会社代表者　坊」二
　本部 （Ａ） （Ｂ） 第２図 （Ｃ） （Ｄ） 第 図 （Ｊ） 第 図 （Ｅ） （Ｆ） 第 図 （Ｇ） し くＣ） 第３図 第 図

Claims (2)

【特許請求の範囲】
1. （１）半導体基板上にゲートとなる層を備え、その上に
   能動層が積層された基板構造上に、ソース配線及びドレ
   イン配線が形成されている接合型電界効果トランジスタ
   であつて、 前記ソース配線及びドレイン配線間に流れるチャネル飽
   和電流が希望する値となるように、前記ソース配線及び
   ドレイン配線間の前記能動層に削り取られた表面を有す
   ることを特徴とする接合型電界効果トランジスタ。
2. （２）半導体基板上にゲートとなる層を形成し、その上
   に能動層を積層し、さらに、この能動層上にソース配線
   及びドレイン配線を形成する接合型電界効果トランジス
   タの製造方法であつて、 前記ソース配線及びドレイン配線間に流れるチャネル飽
   和電流が希望する値となるように、前記ソース配線及び
   ドレイン配線間の前記能動層の表面をエッチングするこ
   とを特徴とする接合型電界効果トランジスタの製造方法
   。