JPH02187038A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、同一半導体基板上に光素子と電子素子をモノ
リシックに集積形成してなる光電子集積化素子、いわゆ
る０ＥＩＣ（Ｏｐｔｏ−Ｅｌｅｃｔｒｏｎｉｃ　Ｉｎｔ
ｅｇｒ−ａｔｅｄ　Ｃ１ｒｃｕｉｔ、以下０ＥＩＣと略
称する）に適した電子素子部分の電界効果型半導体装置
の製造方法、および半導体装置の高速化をはかるためそ
の素子の電極とポンディングパッド部での寄生容量を低
減する半導体装置の製造方法に関する。

（従来の技術） 近年、光通信技術の分野において、光半導体素子あるい
は音響効果素子を“電子回路と同一半導体基板上に集積
する試みが行われている。この試みは、異種素子間の接
続安定性の確保、アセンブリ工程の簡略化、配線イミタ
ンスの低減等により、信頼性の向上、コスト低下、動作
速度の向上等を目的としている。

この様な技術に関しては、既に結晶成長工程と一部パタ
ーニング工程を共通化して２発光素子と電界効果トラン
ジスタを効果的に集積する技術が開発されている（例え
ば、特開昭６２−１９０７５６号公報）、第１０図はそ
の集積化構造を示す、この例は半絶縁性ＩｎＰ基板１０
１上にｎ型ＩｎＰ層１０２を能動層とする電界効果トラ
ンジスタ（以下ＭＥＳＦＥＴと略称する）と、ｎ型Ｉｎ
Ｐ層１０４及びＰ型ＩｎＰ層１０９をクラッド層とし、
ＧａＩｎＡｓＰ層１０５を活性層とする半導体レーザを
集積化したものである。その製造工程を簡単に説明すれ
ば、まず、ＩｎＰ基板１０１上にＭＥＳＦＥＴの能動層
となるｎ型ＩｎＰ層１０２．エツチング・ストッパ層と
なるｎ型ＧａＩｎＰ層１０３、クラッド層となるｎ型Ｉ
ｎＰ層１０４、および活性層兼電界効果トランジスタ領
域のゲート領域エツチングの際のマスク層となルＧａＩ
ｎＡｓＰ層１０５を順次エピタキシャル成長する。

そして前記ＧａＩｎＡｓＰ層１０５を半導体レーザの活
性層領域に残すように選択エツチングした後、更に全面
にクラッド層となるＰ型ＩｎＰ層１０９、ｐ＋型ＧａＩ
ｎＡｓＰ層１１Ｇをエピタキシャル成長させる。その後
、レーザ素子領域の素子加工を行い、レーザ素子領域を
マスクしてＧａＩｎＡｓＰ層１１０及びＩｎＰ層１０９
の選択エツチングを行う、このときＭＥＳＦＥＴ領域で
は、ゲート部のｎ型ＩｎＰ層１０４　が除去され、Ｇａ
ＩｎＡｓＰ層１０３までゲート部の溝が形成される。そ
の後、ＧａＩｎＡｓＰ層１０３を選択エツチングしてゲ
ート領域を得、各領域にそれぞれ必要な電極を形成する
。なお、図中に素子分離層である絶縁層１１Ｌ　ｐ側電
極１１２が夫々示されている。

以下の従来例では、ＭＥＳＦＥＴのゲート部と半導体レ
ーザの活性領域のパターニングが平坦なウェーハ面で行
なわれるため、異種素子の集積化による特性劣化が少な
い、という利点を有する。

第１１図は、第１０図のＭＥＳＦＥＴ部を拡大して示す
。

１０７Ｄはドレイン電・極、１０７Ｓはソース電極、　
１０７Ｇはゲート電極である。この構造は、前述したＩ
ｎＰエツチングによりゲート領域に溝を形成した後、ま
ずこのゲート領域をマスクで覆った状態でリフトオフ法
によりドレイン電極１０７０．ソース電極１０７Ｓを形
成し１次いでエツチング・ストッパ層として用いられた
ゲート領域のＧａＩｎＡｓＰ層１０３をエツチング除去
して、ゲート電極１０７Ｇを形成して得られる。

この場合ゲート電極１０７Ｇは、ドレイン、ソース電極
の一部として機能するｎ型ＩｎＰ層１０４と確実に分離
される必要がある。従ってストッパ層であるＧａＩｎＡ
ｓＰ層１０３がゲート電［！１０７Ｇより厚く、またス
トッパ層の選択エツチングはゲート領域の溝幅より広い
スペースが得られるように行われる。これにより、電気
的な通路が通常のＭＥ！５ＦＥＴと同等に形成された、
自己整合的素子が得られる。

なお、同図にｐ型ＩｎＰ層１０９が前記ｎ型ＩｎＰ層１
０４とＧａＩｎＰ層１０５上に積層され、また％Ｐ１型
ＧａＩｎＡｓＰ層１１０がコンタクト層として積層され
これにｐ側電極１１２が形成され、さらに、前記ｐ型Ｉ
ｎＰ層１０９とｐ＋型ＧａＩｎＡｓＰ層１１０の側面に
は絶縁層１１１が形成されてレーザ素子部が構成されて
いる。

次に、半導体装置と外部回路を電気的に接続するため必
要とされる電極接続において、例えば、光通信における
半導体レーザや受光素子、また、演算処理におけるＬＳ
Ｉ等の高速化のために、電極とポンディングパッド部で
の寄生容量を低減する手段の開発が強く要望されている
。

従来の電極とポンディングパッド部の構造につき第１２
図に、電極金属２０１．電極形成予定領域２０３゜半導
体基板２０４．絶縁膜２０２．ボンディング金属２０５
が夫々示される。この場合、電極金属２０１の一部であ
るポンディングパッド部は例えば１００μ臘程度の径を
有し、その面積に対して絶縁膜２０２の誘電率で半導体
基板２０４との間に寄生容量が生ずる。

このため、寄生容量による応答速度の制限があり、半導
体素子本来の応答速度よりも低い周波数で限界を生ずる
ことが多かった。

（発明が解決しようとする課題） 上に説明した従来例には、なお次のような問題があった
。

一般にＭＥＳＦＥＴの高周波動作には電極間容量、特に
ゲート・ソース間容量が出来るだけ小さく、また、相互
フンダクタンスが出来るだけ大きいことが望まれる。そ
のため、ゲート長をできるだけ短くし、ソース・ドレイ
ン間距離を精密に制御してゲート電極をドレイン寄りに
形成する、等の考慮が払われている。第６図、および第
７図に示した従来の構造では、ソース・ドレイン間距離
は、ゲート領域エツチングの際のストッパ層であるＧａ
ＩｎＡｓＰ層１０３の選択エツチングで決まるため、精
密な制御が難しい、またゲート電極１０７Ｇを形成する
際、ゲート領域溝の最下部に空間的な広がりがあるため
に、ゲート電極金属のパターン広がりがあり、例えば１
μｍ以下のゲート長を得ることは難しかった。更にゲー
ト電極１０７Ｇはドレイン、ソース電極１０７０．１０
７Ｓから離れているものの、実際にはゲート電極１０７
Ｇに対して両側に空間的に近く対向するｎ型ＩｎＰ層が
ドレイン、ソース電極として機能するから、通常の平坦
構造のＭＥＳＦＥＴに比べて静的な容量が大きい１以上
のような理由で上記従来の構造では、高速動作が難しい
という問題があつた・ 次に、前記従来の半導体装置における電極の接続手段で
は、電極金属の一部であるポンディングパッドはその面
積に対して絶縁膜の誘電率で半導体基板との間に寄生容
量を持つ、そして、この寄生容量によって応答速度が、
半導体素子本来の応答速度よりも低い周波数で限界を生
じることが多いという問題がある。

以上述べたように、従来の０ＥＩＣ用ＮＩＥＳＦＥＴに
おけるゲート電極のパターン拡がりを抑えて高周波特性
の向上をはかる製造方法を提供することを目的とするも
のである。また、半導体装置の電極接続方法において、
電極の一部のポンディングパッドに生じる寄生容量を低
減し、半導体装置の高速化限界を向上させることを目的
とする。

〔発明の構成〕

（課題を解決するための手段） 本発明にかかるＭＥＳＦＥＴの製造方法は、半導体半導
体基板上に、能動層を含む第１の半導体層、該第１の半
導体層とエツチング特性の異なる第２の半導体層、およ
び該第２の半導体層とエツチング特性の異なる第３の半
導体層を順次積層し形成する工程と、前記積層半導体層
上に、ゲート形成予定域に開口部を有するパターン状の
マスク層を形成して前記第３の半導体層に選択エツチン
グを施しゲート形成予定域に開口を設ける工程と、残さ
れた前記第３の半導体層をマスクとして前記第２の半導
体層にエツチングを施しゲート形成予定域にソース、ド
レイン間隔に相当するアンダーカットを有した溝を形成
する工程と、前記溝を含み全面にポジ型フォトレジスト
層を被着し、このフォトレジスト層をマスクとして前記
第３の半導体層とソース、ドレイン電極をマスクとして
第３の半導体層に対し前記溝のアンダーカット部を除き
エツチング除去する工程と、ゲート金属を被着し前記溝
内に露出した第１の半導体層にゲート電極を形成する工
程とを含むことを特徴とする。

次に１本発明にかかる半導体装置の電極導出方法は、半
導体素子上のスペーサとしてのフォトレジスト層を被着
する工程と、前記フォトレジスト層上に金属電極を形成
した後この金属電極の一部に描画エツチングを施し所定
のパターンに形成する工程と、前記フォトレジスト層を
除去する工程と、前記金属電極のパターンの一部を吸引
し外部端子にボンディングを施す工程を含むことを特徴
とする。

（作　用） 本発明にかかるＭＥＳＦＥＴの製造方法によれば、第３
の半導体層に形成されたゲート領域幅が、そのままポジ
型フォトレジストのパターン幅となり、正確なゲート幅
の決定ができる。よって、電極間容量の非常に小さいＦ
ＥＴを作製でき、マスクの開口領域を短く設定すること
によって短ゲートＦＥＴの作製ができる。また、ポジ型
フォトレジストの露光を真上でなく、ソース側斜め上か
ら行うことによって、ゲートを第２の半導体層のアンダ
ーカット領域のドレイン電極寄りに作製することができ
るので、ゲート・ソース間の間隔をゲート・ドレイン間
のそれよ・りも大きく設定することが容易にでき、特に
高周波特性上問題となるゲート・ソ−ス間容量を小さく
することができる。

次に本発明にかかる半導体装置の電極接続方法によれば
、接続電極としての機能および作業性を低下させること
なく寄生容量を低減でき、半導体装置の高速化限界を向
上させることができる。

（実施例） 以下、本発明の一実施例につき図面を参照して説明する
。

第１図にＧａＩｎＡｓＰ／ＩｎＰ系材料を用い、０１１
！［Ｃを製造する場合におけるＭＥＳＦＥＴ部の製造方
法を、工程順に夫々の段面図で示す、この第１図に示す
ように、半絶縁性の（００１）　ＩｎＰ基板１０１を用
い、この上に第１の半導体層として、動作層となるｎ型
ＩｎＰ層１０２とエツチング・ストッパ層となるｎ型Ｇ
ａＩｎＡｓＰ層をエピタキシャル成長させ、更に第２の
半導体層であるｎ型ＩｎＰ層１４、第３の半導体層であ
るＧａＩｎＡｓＰ層１５をエピタキシャル成長させる。

なお。

動作層であるＩｎＰ層１０２は、ＩｎＰ基板１０１にイ
オン注入あるいはエキシマレーザドーピングをすること
によって形成することもできる。ｎ型ＩｎＰ層１０２は
、例えば不純物濃度１×１０″”／ｃｄ　、層厚０．１
５μｍに、（ｉａＩｎＡｓＰ層１３は不純物濃度５　Ｘ
ｌ０１７／ａ＃、層厚０．５μｍ（バンドギャップに相
当する波長λｇ＝１．５μｍ）に、ＩｎＰ層１４は例え
ば不純物濃度４　ＸＩＯ”／ｊ。

層厚１μ票に、ＧａＩｎＡｓＰ層１５は層厚０．２μｍ
（１μ＝１．５μ＝１）に夫々形成する。このように形
成された積層半導体層上にＭＥＳＦＥＴのゲート領域に
１μ腫幅のフォトレジスト層１６ａ（第１のマスク層）
をパターン形成する（第１図（ａ））、このとき、パタ
ーンの溝の方向は例えば、（１１０＞　、　＜１００＞
または（０１０）などに選ばれる０次にフォトレジスト
層１６をマスクとして用い、硫酸：過酸化水素水：水＝
１：１：２０の混合液によりＧａＩｎＡｓＰ層１５を選
択エツチングしたのち、残されたＧａＩｎＡｓＰ層１５
をマスクとして塩酸でＩｎＰ層１４を選択エツチングし
て、ゲート形成領域に溝を形成する。このとき、　Ｉｎ
Ｐ層１４はほぼ垂直にエツチングされ、エツチングはＧ
ａＩｎＡｓＰ層１３で自動約１３止する。そしてエツチ
ング・ストッパ層であるＧａＩｒｒＡｓＰ層１３をソー
ス−ドレイン間隔に相当するように選択的にエツチング
除去する（第１図（ｂ））−ＧａＩｎＡｓＰ層１３のエ
ツ約１３は、硫酸：過酸化水素水：水＝１：１：８の混
合液を用い、−例として２６℃にて約３分間行う。

次に、ゲート領域の溝を覆い、一部ソース、ドレイン領
域に延在するようなフォトレジスト層１６ｂ（第２のマ
スク層）をパターン形成する（第１図（ｃ）、　（ｄ）
）、そして、ＡｕＧａ膜を例えば１５００人厚さに蒸着
し、フォトレジスト層１６ａを除去するリフトオフ加工
によって、所定パターンのソース電極１７Ｓ、ドレイン
電極１７０を形成する。この後、３７０℃で熱処理する
（第１図（ａ））、次に、ゲート領域の溝を含んで全面
にポジ型フォトレジスト層１６ｃを被着しく第１図（ｆ
））、上方から露光し、現像、除去してソース、ドレイ
ン領域のアンダーカット部にフォトレジスト層を残すよ
うにパターン形成する（第１図（ｇ））、そしてゲート
金属膜１８としてＡｕを蒸着形成する（第１図（ｈ））
、上記Ａｕ膜１８は、例えば２０ＧＯＡに形成する。そ
して、アンダーカット部に残ったフォトレジスト層を除
去すればＭＥＳＦＩＩＩＴが第１図（ｉ）のように完成
する。

以下の如く形成されたＭＥＳＦＥＴは、ゲート幅がマス
クパターンによって正確に規定され、活性層の不純物濃
度との兼ね合いで、しきい値のばらつきが抑制される。

そして、第１のマスク層であるフォトレジスト層１６ａ
の空き間隔を短くすることによって、短ゲート幅のＭＥ
ＳＦＥＴを作製できる。

なお、ソース電極１７Ｓ、ドレイン電極１７０はＧａＩ
ｎＡｓＰ層１５上に形成しているが、第２図に示すよう
に、ｎ型ＩｎＰ層１４上に形成することができる。

これは第１図（ｄ）に示される状態から、ＧａＩｎＡｓ
Ｐ層１５のみを選択エツチングし、ソース電極、ドレイ
ン電極を形成すれば良い。

第３図には、ゲート電極をドレイン寄りに作製した例を
示す、これは第１図（ｆ）の状態から、ポジ型フォトレ
ジスト層１６ｃにソース寄りの斜め上から露光（Ａ）シ
、ソース寄りに影を作って、アンダーカット部に残るフ
ォトレジスト面積をソース側に多く残すようにする（第
３図（ａ））。その後、ゲート電極を形成・し、フォト
レジスト層１６ｃを除去して、第３図（ｂ）の状態を得
る。こうしてゲー上電極とソース、ドレイン電極間を非
対称にすることでゲート・ソース間容量小さく、高周波
動作が可能となる。

第４図は、ソース電極およびドレイン電極を、ゲート電
極と同様、動作層であるＩｎＰ層１０２上に作製した例
を示す、第４図（ａ）は第１図（ｄ）に相当するが、こ
の場合はエツチングされたゲート領域のアンダーカット
部よりもフォトレジスト層１６ｂの幅を広くしておく、
そして、硫酸：過酸化水素水：水＝＝１：１：２０の混
合液によりＧａＩｎＡｓＰ層１５をエツチングし、さら
にＩｎＰ層１４．エツチング・ストッパのＧａＩｎＡｓ
Ｐ層１３を選択層上３ングして第４図（ｂ）のようにす
る。このとき、　ＧａＩｎＡｓＰ層１３は横方層上３エ
ツチングされるが、厚さと横幅の比を、ＧａＩｎＡｓ層
１３がアンダーカット領域に残るように設定しておけば
良い。その後、第１図（６）に示される工程によってソ
ース電極１７Ｓ、およびドレイン電極１７０を形成し、
フォトレジスト１６ｂを除去する（第４図（Ｃ））、そ
して第１図（ａ）〜（ｉ）の工程を行なった後に、Ｇａ
ＩｎＡｓＰ層１３の選択層上３ングを約６分間おこない
、不要なＧａＩｎＡｓＰ層と同時にＩｎＰ層１４を除去
する。こうして形成された電界効果トランジスタは、ゲ
ート電極とソース・ドレイン電極がほぼ同一面上にあり
、これらの間に不要に半導体層が残らない、従って寄生
容量は非常に小さいものとなるので、高速動作に適する
。

さらに、第３図、第４図の例を同時に行えば、ゲート電
極とソース・ドレイン電極が同一面上にあり、しかも非
対称ゲートを作製できるので、高速動作に適する６ 以上は専らＭＥＳＦＥＴ部分に着目して説明したが、本
発明によるＭＥＳＦＥＴを半導体レーザと共に集積した
構造を、従来の第１０図と対応させて示すと第５図のよ
うになる。即ち、第３の半導体層であるｎ型ＩｎＰＪ１
１４は、半導体レーザのクラッド層となり、マスク層で
あるＧａＩｎＡｓＰ層１５は同じく活性層となる。実際
の製造に当たっては、ＧａＩｎＡｓＰＪｉ１５の上に保
護膜として薄いＩｎＰ層を設けることが行われる。半導
体レー・ザを含む全体の製造工程は概略従来と同様であ
り、ＧａＩｎＡｓＰ層１５を形成した状態で活性層とＭ
ＥＳＦＥＴのゲート領域のパターン形成を同時に行い、
その後半導体レーザの上部クラッド層１０９．コンタク
ト層１１０までの積層構造を形成した後、半導体レーザ
領域をマスクしてＩｎＰエツチングを施して、実施例で
説明したようにＭＥＳＦＥＴを作ればよい。

次に、この発明にかかる半導体装置の電極接続方法の実
施例につき図面を参照して説明する。

まず、本発明の半導体装置の製造方法により形成される
電極の構造につき第６図に平面図で示し。

この図中Ｂ−Ｂ、ｉｌｌに沿う断面図を第７図（ｂ）に
示すところにより説明する。

第６図に示されるように、金属の電極２１は、−端２１
ａを電極形成予定域の半導体部２３に接続し、それ以外
のらせん形状になる電極金属延長部２１ｂは第７図（ａ
）に示すようにフォトレジスト２２上に形成される。そ
して、フォトレジスト層２２を除去することにより、上
記電極金属延長部２１ｂは宙に浮くか、半導体基＠２４
上に緩やかに触れている状態に遊離して形成される。そ
こで第６図に示される電極の末端Ｃを把持してらせん状
部を外部接続部まで引き延ばして接続する。

以下に本発明実施例の製造方法を示す。先ず第７１１（
ａ）のように、フォトレジスト層２２を通常のフォトリ
ソグラフィにより電極形成予定域の半導体部２３上に開
口を形成する０次に電極金属として、例えばＡｕを３０
００〜５００００人程蒸着後、Ａｒイオンによりマスク
レスミリング、または別のフォトリソグラフィ、及びエ
ツチング等の方法で電極パターンを形成する。このとき
必要であればＡｕメツキを施して電極厚膜化を行なって
もよい、しかる後にフォトレジスト層２２を除去し、Ｃ
の部分を一例としてバキュームピンセット等で吸収し外
部接続部分まで引き延ばして接続する。この方法によれ
ば、従来の技術で必要とされたポンディングパッドを使
わずに端子との接続ができ、半導体基板間との寄生容量
の低減が実現できる。

本発明は上記実施例に限られるものではない。

例えば第６図では・電極形成室域の半導体部２３が円形
をしており、それに倣って電極延長部２１ｂの巻取りも
らせん状にしたが、第８図に示されるように電極形成予
定域の半導体部３３が縦長の形状をしている場合にも、
電極環、の一端３１ａを上記半導体部３３に倣った形状
に形成し、かつ蛇腹形状の電極延長部３１ｂを持たせる
ことによって実施できる。

さらに、この電極延長部３１ｂを載せる領域が狭い場合
には、第９図に示されるように、能動部分σ上にフォト
レジスト層３２の形成と電極金属蒸着とＡｒイオンミリ
ング等のパターン化を繰り返して積層させ、最後にフォ
トレジストを除去することによって延長部を作製するこ
とができる。

以上述べたように本発明の実施例によれば、ポンディン
グパッドなしに電極を外部接続部に接続できるため、半
導体基板との間の寄生容量を低減でき、高速動作性能が
格段に改善できる。

〔発明の効果〕

以上に述べたように本発明を一例として０ＢＩＣの製造
に適用すれば、　０ＥＩＣに要求される高周波特性の優
れたＭＥＳＦＥＴ部を形成できる顕著な効果がある。

また、本発明にかかる半導体装置の電極接続方法によれ
ば、ポンディングパッドなしで電極接続が達成できるの
で、電極導出に寄生容量の低減がはかられて半導体装置
の高速性を向上させることができる効果がある。

【図面の簡単な説明】

第１図（ａ）〜（ｉ）は本発明の一実施例にかかる０Ｂ
ＩＣのＭＥＳＦＥＴ部の製造方法を工程順に示すいずれ
も断面図、第２図は他の実施例によるＭＥＳＦＥＴを示
す断面図、第３図（ａ）、　（ｂ）は第２図に示したＭ
ＥＳＦＥＴの製造方法を工程順に示すいずれも断面図、
第４図（ａ）〜（ｄ）は更に別の実施例のＭＥＳＦＥＴ
の製造方法を工程順に示すいずれも断面図、第５図は本
発明にかかる一実施例のＭＥＳＦＥＴを含む０ＥＩＣの
断面図、第６図は本発明にかかる半導体装置の一実施例
の電極接続を説明するための電極の上面図、第７図（ａ
）、　（ｂ）は第６図に示した半導体装置の電極接続部
の製造方法を工程順に示すいずれも断面図。 第８図は第６図に示した電極接続の別の一実施例にかか
る電極の上・面図、第９図は第８図の電極の製造方法を
説明するための断面図、第１０図は従来ノ０ＥＩＣノ断
面図、第１１図は第１０図のＭＥＳＦＥＴ部分を示す断
面図、第１２図は半導体装置の従来の電極接続を示す断
面図である。 １３−　ｎ型ＩｎＰ層 １４−ｎ型ＩｎＰ層 １５−ＧａＩｎＡ５Ｐ層 １６ａ、　１６ｂ、　１６ｃ、　２２．３２−フォトレ
ジスト層１７Ｓ・・・ソース電極 １７０・・・ドレイン電極 １７Ｇ、　１８Ｇ・・・ゲート電極 ２１、３１・・・電極 代理人　弁理士　大　胡　典　夫 第　　１　　図　（ｋｋのｌン ／７Ｓ　：ンー又唱１＆ ／７０：　ドＬインを石ｉ ／６（：：ボクニ菰）Ｘｌ−Ｌリスト１第 図 （ザの２） 第 図 第 図 ！Ｂ＝ ケ―Ｆ６しも腰 第 図 （璽の３） 第 図 （ンの１） 第 図 （ンの２） ｌＩＩ： 矩ｌ ／／２　； Ｐ　イ間１；に２暫す 巣 図 第 図 ３Ｚ：フオトＬジスレ冒 第 図 篤 図 ２２：　フォトレジス１７層 ；２シｈニーｖ’−二２９；イニ套←ヨ１Ｓ≧；苓石ミ
。 第 図 １０／　：午！色轟し庄工九門蔓４文 ／（７２ニ ルｆｆｚｒＬｐ層 ｌｌｌ： 絶縁層 ／／２： Ｐ句り４配ン曜− 第 図 第 図

Claims (1)

【特許請求の範囲】
1. 半導体基板上に、第１の半導体層、該第１の半導体層と
   エッチング特性の異なる第２の半導体層、および該第２
   の半導体層とエッチング特性の異なる第３の半導体層を
   順次積層し形成する工程と、前記積層半導体層上に、ゲ
   ート形成予定域に開口部を有するパターン状のマスク層
   を形成して前記第３の半導体層に選択エッチングを施し
   ゲート形成予定域に開口を設ける工程と、残された前記
   第３の半導体層をマスクとして前記第２の半導体層に選
   択エッチングを施しゲート形成予定域にソース、ドレイ
   ン間隔に相当するアンダーカットを有した溝を形成する
   工程と、前記溝を含み全面にポジ型フォトレジスト層を
   被着し、このフォトレジスト層をマスクとして前記第３
   の半導体層にソース、ドレイン電極を形成する工程と、
   さらに前記フォトレジスト層と前記ソース、ドレイン電
   極をマスクとして第３の半導体層に対し前記溝のアンダ
   ーカット部を除きエッチング除去する工程と、ゲート金
   属を被着し前記溝内に露出した第１の半導体層にゲート
   電極を形成する工程とを含む半導体装置の製造方法。