JPH0451553A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0451553A JPH0451553A JP16060690A JP16060690A JPH0451553A JP H0451553 A JPH0451553 A JP H0451553A JP 16060690 A JP16060690 A JP 16060690A JP 16060690 A JP16060690 A JP 16060690A JP H0451553 A JPH0451553 A JP H0451553A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 239000002184 metal Substances 0.000 claims description 16
- 229910001111 Fine metal Inorganic materials 0.000 abstract 1
- 238000005452 bending Methods 0.000 description 5
- 230000007547 defect Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/4809—Loop shape
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
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- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
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- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置に係り、特に半導体装置の組立
工程に使用するリードフレームに関するものである。
工程に使用するリードフレームに関するものである。
第4図〜第6図は従来のリードフし・−ムを用いて組み
立てられた半導体装置を示す図で、第4図は平面図、第
5図は断面図、第6図は部分拡大斜視図である。これら
の図において、半導体装置用リードフレームのグイパッ
ド部1に搭載した半導体チップ2上の電極5とインナリ
ード3間に金属細線4がワイヤボンディングにより接続
されている。
立てられた半導体装置を示す図で、第4図は平面図、第
5図は断面図、第6図は部分拡大斜視図である。これら
の図において、半導体装置用リードフレームのグイパッ
ド部1に搭載した半導体チップ2上の電極5とインナリ
ード3間に金属細線4がワイヤボンディングにより接続
されている。
多ピン構造の半導体装置では、インナリード3のリード
幅が細くなり、リード間隔も狭くなり、さらに、長ルー
プのために第7図に示すような金属細線4どうしの曲が
りによる近接不良、および第8図に示すような金属細線
4の垂れ下がりによる半導体チップ2のエツジとの近接
不良が発生する。
幅が細くなり、リード間隔も狭くなり、さらに、長ルー
プのために第7図に示すような金属細線4どうしの曲が
りによる近接不良、および第8図に示すような金属細線
4の垂れ下がりによる半導体チップ2のエツジとの近接
不良が発生する。
上記のように構成された従来の半導体装置は、多ピン構
造の半導体装置になるとインナリード3のリード幅が細
くなり、また、リード間隔も狭くなる。したがって、金
属細線4どうしの曲がりによる近接不良、および金属細
IjI4の垂れ下がりによる半導体チップ2のエツジと
の近接不良等が発生し、歩留りが低下する等の問題点が
あった。
造の半導体装置になるとインナリード3のリード幅が細
くなり、また、リード間隔も狭くなる。したがって、金
属細線4どうしの曲がりによる近接不良、および金属細
IjI4の垂れ下がりによる半導体チップ2のエツジと
の近接不良等が発生し、歩留りが低下する等の問題点が
あった。
この発明は、上記のような問題点を解消するためになさ
れたもので、一定間隔てインナリードの長さを変えると
ともに、長くしたインナリードを段付は構造とし、金属
細線どうしの近接不良、および金属細線と半導体ヂッゴ
のエツジとの近接不良の発生しない信頼性の高い半導体
装置を得ることを目的とする。
れたもので、一定間隔てインナリードの長さを変えると
ともに、長くしたインナリードを段付は構造とし、金属
細線どうしの近接不良、および金属細線と半導体ヂッゴ
のエツジとの近接不良の発生しない信頼性の高い半導体
装置を得ることを目的とする。
この発明に係る半導体装置は、半導体チップ上の各電極
と多数のインナリードとの間をそれぞれ金属細線で接続
した多ピン構造の半導体装置において、多数のインナリ
ードの長さを交互に変えるとともに、長くしたインナリ
ードの一部を下方へ折り曲げた段付は構造としたもので
ある。
と多数のインナリードとの間をそれぞれ金属細線で接続
した多ピン構造の半導体装置において、多数のインナリ
ードの長さを交互に変えるとともに、長くしたインナリ
ードの一部を下方へ折り曲げた段付は構造としたもので
ある。
この発明における半導体装置は、インナリードの長さを
交互に変えるとともに、長くしたインナリードの一部を
折り曲げて段付は構造としたことから、ルーピングモー
ドを変化させることができ、金属細線どうしの近接不良
や、金属細線と半導体チップのエツジとの近接不良等は
発生しない。
交互に変えるとともに、長くしたインナリードの一部を
折り曲げて段付は構造としたことから、ルーピングモー
ドを変化させることができ、金属細線どうしの近接不良
や、金属細線と半導体チップのエツジとの近接不良等は
発生しない。
以下、この発明の一実施例を図面について説明する。
第1図〜第3図はこの発明の多ピン構造の半導体装置の
一実施例を示す図で、第1図は上面図、第2図は側断面
図、第3図は部分拡大斜視図である。半導体フレームの
グイパッド部1上に搭載された半導体チップ2の各電極
5と多数のインナリド3,38間がそれぞれ金属細線4
で接続されており、多数のインナリード3のうち一定間
隔に、つまり交互にその長さを変えるとともに、長くし
たインナリード3aの一部を下方へ折り曲げて段付は部
3bを形成したものである。
一実施例を示す図で、第1図は上面図、第2図は側断面
図、第3図は部分拡大斜視図である。半導体フレームの
グイパッド部1上に搭載された半導体チップ2の各電極
5と多数のインナリド3,38間がそれぞれ金属細線4
で接続されており、多数のインナリード3のうち一定間
隔に、つまり交互にその長さを変えるとともに、長くし
たインナリード3aの一部を下方へ折り曲げて段付は部
3bを形成したものである。
このように、長くしたインナリード3aを交互に配設し
、この長くしたインナリード3aを、段付は構造とする
ことにより、金属細線4どうじの近接不良、また、隣接
する電極5とインナリード3間の距離が異なるため、テ
ィーチノブ時/L−ピングモードを変化させ、金属細線
4の高さを変えることにより、半導体チップ2のエツジ
との近接不良も発生しない。
、この長くしたインナリード3aを、段付は構造とする
ことにより、金属細線4どうじの近接不良、また、隣接
する電極5とインナリード3間の距離が異なるため、テ
ィーチノブ時/L−ピングモードを変化させ、金属細線
4の高さを変えることにより、半導体チップ2のエツジ
との近接不良も発生しない。
以上説明したように、この発明は、半導体チップ上の各
電極と多数のインナリードとの間をそれぞれ金属細線で
接続した多ピン構造の半導体装置における多数のインナ
リードの長さを交互に変えるとともに、長くしたインナ
リードの一部を下方へ折り曲げた段付は構造としたので
、金属細線どうしの近接不良や、金属細線と半導体チッ
プのエツジとの近接不良等はなくなり、信頼性の高い半
導体装置を得ることができる。
電極と多数のインナリードとの間をそれぞれ金属細線で
接続した多ピン構造の半導体装置における多数のインナ
リードの長さを交互に変えるとともに、長くしたインナ
リードの一部を下方へ折り曲げた段付は構造としたので
、金属細線どうしの近接不良や、金属細線と半導体チッ
プのエツジとの近接不良等はなくなり、信頼性の高い半
導体装置を得ることができる。
第1図〜第3図は乙の発明の半導体装置の一実施例を示
す図で、第1図は平面図、第2図は側断面図、第3図は
部分拡大斜視図、第4図〜第6図は従来の半導体装置を
示す図で、第4図は平面図、第5図は側断面図、第6図
は部分拡大斜視図、第7図、第8図は従来の半導体装置
の問題点を示す部分拡大斜視図である。 図において、1はグイパッド部、2は半導体チップ、3
.38はインナリード、3bは段付は部、4は金属細線
、5は電極である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 (外2名)第 図 5.11を 第 図 第 図 第 図 第 図 第 図 第 図 /
す図で、第1図は平面図、第2図は側断面図、第3図は
部分拡大斜視図、第4図〜第6図は従来の半導体装置を
示す図で、第4図は平面図、第5図は側断面図、第6図
は部分拡大斜視図、第7図、第8図は従来の半導体装置
の問題点を示す部分拡大斜視図である。 図において、1はグイパッド部、2は半導体チップ、3
.38はインナリード、3bは段付は部、4は金属細線
、5は電極である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 (外2名)第 図 5.11を 第 図 第 図 第 図 第 図 第 図 第 図 /
Claims (1)
- 半導体チップ上の各電極と多数のインナリードとの間
をそれぞれ金属細線で接続した多ピン構造の半導体装置
において、前記多数のインナリードの長さを交互に変え
るとともに、前記長くしたインナリードの一部を下方へ
折り曲げた段付け構造としたことを特徴とする半導体装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16060690A JPH0451553A (ja) | 1990-06-19 | 1990-06-19 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16060690A JPH0451553A (ja) | 1990-06-19 | 1990-06-19 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0451553A true JPH0451553A (ja) | 1992-02-20 |
Family
ID=15718579
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16060690A Pending JPH0451553A (ja) | 1990-06-19 | 1990-06-19 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0451553A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6838755B2 (en) * | 2000-05-23 | 2005-01-04 | Stmicroelectronics S.R.L. | Leadframe for integrated circuit chips having low resistance connections |
-
1990
- 1990-06-19 JP JP16060690A patent/JPH0451553A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6838755B2 (en) * | 2000-05-23 | 2005-01-04 | Stmicroelectronics S.R.L. | Leadframe for integrated circuit chips having low resistance connections |
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