JPH0448156Y2 - - Google Patents
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- JPH0448156Y2 JPH0448156Y2 JP1985056792U JP5679285U JPH0448156Y2 JP H0448156 Y2 JPH0448156 Y2 JP H0448156Y2 JP 1985056792 U JP1985056792 U JP 1985056792U JP 5679285 U JP5679285 U JP 5679285U JP H0448156 Y2 JPH0448156 Y2 JP H0448156Y2
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- 230000001133 acceleration Effects 0.000 claims description 8
- 230000005669 field effect Effects 0.000 claims description 7
- 238000003079 width control Methods 0.000 claims 2
- 238000000034 method Methods 0.000 description 3
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- Control Of Ac Motors In General (AREA)
Description
【考案の詳細な説明】
［考案の技術分野］
本考案は電圧／周波数比一定形のインバータ制
御装置に関する。
御装置に関する。
［考案の技術的背景とその問題点］
従来よりクレーン等の水平移動を行なう機械の
運転については、定速運転中に隋行運転を行な
い、その後に停止させたり隋行運転中に再始動を
行なう運転方法を採用している。但し、電圧／周
波数（以下Ｖ／Ｆと言う。）比一定制御形インバ
ータ装置については、従来より、運転指令の加減
速時に定トルク特性とする為に電圧と周波数との
比を一定に保持する制御方法が採用されていた。
この為、減速時の場合も一定の減速比となり隋行
運転等が出来ない為に、従来の運転方法と異なり
運転手に異和感を与えていた。
運転については、定速運転中に隋行運転を行な
い、その後に停止させたり隋行運転中に再始動を
行なう運転方法を採用している。但し、電圧／周
波数（以下Ｖ／Ｆと言う。）比一定制御形インバ
ータ装置については、従来より、運転指令の加減
速時に定トルク特性とする為に電圧と周波数との
比を一定に保持する制御方法が採用されていた。
この為、減速時の場合も一定の減速比となり隋行
運転等が出来ない為に、従来の運転方法と異なり
運転手に異和感を与えていた。
［考案の目的］
本考案はＶ／Ｆ比一定制御形インバータ装置に
おいても、従来通り隋行運転及び隋行運転中に再
起動を行なえるインバータ制御装置を提供するも
のである。
おいても、従来通り隋行運転及び隋行運転中に再
起動を行なえるインバータ制御装置を提供するも
のである。
［考案の概要］
本考案はＶ／Ｆ比一定制御形インバータにより
駆動される電動機と電動機の回転数を検出する回
転計発電機と、回転数を周波数／電圧に変換する
変換器と、隋行運転指令により、速度基準と周波
数／電圧に変換された値に切換える回路と、切換
えられた値をＶ／Ｆ比一定制御回路の周波数基準
とし、さらにこの場合の電圧基準を零とする回路
を隋行運転中の再始動指令により電圧基準を徐々
に上昇させる回路と、上昇させた電圧基準と隋行
運転後の再始動の速度基準のＶ／Ｆ比の電圧基準
とを比較する回路を有し、一致した場合に正規の
運転を再開することを特徴とするインバータ制御
装置である。
駆動される電動機と電動機の回転数を検出する回
転計発電機と、回転数を周波数／電圧に変換する
変換器と、隋行運転指令により、速度基準と周波
数／電圧に変換された値に切換える回路と、切換
えられた値をＶ／Ｆ比一定制御回路の周波数基準
とし、さらにこの場合の電圧基準を零とする回路
を隋行運転中の再始動指令により電圧基準を徐々
に上昇させる回路と、上昇させた電圧基準と隋行
運転後の再始動の速度基準のＶ／Ｆ比の電圧基準
とを比較する回路を有し、一致した場合に正規の
運転を再開することを特徴とするインバータ制御
装置である。
［考案の実施例］
次に本考案の一実施例を説明する。第１図は次
の各構成要素からなるインバータ制御装置を示し
ている。
の各構成要素からなるインバータ制御装置を示し
ている。
(イ) 直流電圧を交流電圧に変換して電動機４に電
力供給するインバータ装置３ (ロ) 電動機４の回転速度を電圧信号に変換する
Ｆ／Ｖ変換器２０ (ハ) 電動機４に基準速度信号を与える速度基準回
路４Ａ (ニ) 速度基準回路４Ａからの基準速度信号又は
Ｆ／Ｖ変換器からの回転速度信号を切り替えて
加減速制限回路６に接続する接点５，１８ (ホ) 加減速制限回路６の出力回路に接続され、
Ｖ／Ｆ基準信号を周波数基準回路８及び電圧基
準回路９に出力するＶ／Ｆ基準回路７ (ヘ) 電圧基準回路９の出力端子に接続された
FET２１及び比例積分回路１５の直列回路１
５Ａ (ト) 直列回路１５Ａに並列に接続されたFET１
４ (チ) 直列回路１５Ａに並列に接続されたFET２
３ (リ) 直列回路１５Ａに並列に接続され、FET２
３に出力条件信号を与える比較器２２ (ヌ) 周波数基準回路８、直列回路１５Ａ、FET
１４及びFET２３の出力によつてインバータ
装置３にPWM制御信号を与えるPWM制御回
路 （ル） 隋行運転指令回路１７からの隋行運転指
令１７ａによつて作動し、比較器２２の出力に
よつてリセツトするフリツプ・フロツプ回路１
３ （ヲ） フリツプ・フロツプ回路１３からの隋行
信号及び運転指令回路１０からの運転指令１０
ａの論理積を演算し、FET２１に出力する論
理積回路１１ （ワ） 論理積回路１１の出力及び運転指令回路
１０からの運転指令１０ａの論理積を演算して
FET１４に出力する論理積回路１２ 即ち、入力３相電源を整流器１にて整流された
直流電源をコンデンサ２にて平滑し、インバータ
３にて３相交流に変換され、交流電動機４に入力
される。
力供給するインバータ装置３ (ロ) 電動機４の回転速度を電圧信号に変換する
Ｆ／Ｖ変換器２０ (ハ) 電動機４に基準速度信号を与える速度基準回
路４Ａ (ニ) 速度基準回路４Ａからの基準速度信号又は
Ｆ／Ｖ変換器からの回転速度信号を切り替えて
加減速制限回路６に接続する接点５，１８ (ホ) 加減速制限回路６の出力回路に接続され、
Ｖ／Ｆ基準信号を周波数基準回路８及び電圧基
準回路９に出力するＶ／Ｆ基準回路７ (ヘ) 電圧基準回路９の出力端子に接続された
FET２１及び比例積分回路１５の直列回路１
５Ａ (ト) 直列回路１５Ａに並列に接続されたFET１
４ (チ) 直列回路１５Ａに並列に接続されたFET２
３ (リ) 直列回路１５Ａに並列に接続され、FET２
３に出力条件信号を与える比較器２２ (ヌ) 周波数基準回路８、直列回路１５Ａ、FET
１４及びFET２３の出力によつてインバータ
装置３にPWM制御信号を与えるPWM制御回
路 （ル） 隋行運転指令回路１７からの隋行運転指
令１７ａによつて作動し、比較器２２の出力に
よつてリセツトするフリツプ・フロツプ回路１
３ （ヲ） フリツプ・フロツプ回路１３からの隋行
信号及び運転指令回路１０からの運転指令１０
ａの論理積を演算し、FET２１に出力する論
理積回路１１ （ワ） 論理積回路１１の出力及び運転指令回路
１０からの運転指令１０ａの論理積を演算して
FET１４に出力する論理積回路１２ 即ち、入力３相電源を整流器１にて整流された
直流電源をコンデンサ２にて平滑し、インバータ
３にて３相交流に変換され、交流電動機４に入力
される。
通常の運転に於ては、速度基準４が入力され運
転指令にて閉となるリレー接点５を通し、加速制
限回路６を通しＶ／Ｆ基準回路７に入力される。
入力されたＶ／Ｆ基準は更に周波数基準回路８と
電圧基準回路９に分けられる。又、運転指令１０
が論理積回路１１及び論理積回路１２に入力され
る。この場合に論理積回路１１はフリツプフロツ
プ回路１３より出力がされていないので０が出力
される。論理積回路１１より出力された０信号は
論理積回路１２に入力され、論理積回路１２より
１が出力され、電界効果トランジスタ（以下
FETと言う）１４が導通となり、電圧基準回路
９よりの出力が比例積分回路１５を短絡し、パル
ス幅変調（以下PWMと言う）制御用回路１６に
入力される。先に入力された周波数基準８とで
Ｖ／Ｆ基準回路７の出力に従い運転される。
転指令にて閉となるリレー接点５を通し、加速制
限回路６を通しＶ／Ｆ基準回路７に入力される。
入力されたＶ／Ｆ基準は更に周波数基準回路８と
電圧基準回路９に分けられる。又、運転指令１０
が論理積回路１１及び論理積回路１２に入力され
る。この場合に論理積回路１１はフリツプフロツ
プ回路１３より出力がされていないので０が出力
される。論理積回路１１より出力された０信号は
論理積回路１２に入力され、論理積回路１２より
１が出力され、電界効果トランジスタ（以下
FETと言う）１４が導通となり、電圧基準回路
９よりの出力が比例積分回路１５を短絡し、パル
ス幅変調（以下PWMと言う）制御用回路１６に
入力される。先に入力された周波数基準８とで
Ｖ／Ｆ基準回路７の出力に従い運転される。
運転から隋行運転とした場合は、次の通りとな
る。
る。
隋行運転指令１７ａにて運転指令１０ａは断と
なり、リレー接点５は開となり、同時にリレー接
点１８が閉となり、信号が入れ換る。この場合に
電動機４の回転数は回転計発電機１９より検出さ
れ、周波数／電圧変換器２０の出力がリレー接点
１８を通し加速制限回路６を通しＶ／Ｆ基準回路
７に入力される。回転計発電機１９の値は常に電
動機４の回転数の周波数基準となり、PWM制御
用回路１６に入力される。
なり、リレー接点５は開となり、同時にリレー接
点１８が閉となり、信号が入れ換る。この場合に
電動機４の回転数は回転計発電機１９より検出さ
れ、周波数／電圧変換器２０の出力がリレー接点
１８を通し加速制限回路６を通しＶ／Ｆ基準回路
７に入力される。回転計発電機１９の値は常に電
動機４の回転数の周波数基準となり、PWM制御
用回路１６に入力される。
又、隋行運転指令１７フリツプフロツプ回路１
３のセツト信号となり、フリツプフロツプ回路１
３より１が出力されるが運転指令１０は隋行運転
なので出力されない為に論理積回路１１の出力は
０となり、FET２１は非導通のままである。よ
つて、電圧基準９がPWM制御用回路１６に入力
されない為、隋行運転を継続する。
３のセツト信号となり、フリツプフロツプ回路１
３より１が出力されるが運転指令１０は隋行運転
なので出力されない為に論理積回路１１の出力は
０となり、FET２１は非導通のままである。よ
つて、電圧基準９がPWM制御用回路１６に入力
されない為、隋行運転を継続する。
隋行運転中に再運転を行なつた場合は、次の通
りとなる。再度の運転指令１０によりリレー接点
５が閉となり、回転計発電機１９からの周波数／
電圧変換器２０との信号が速度基準４と入れ換
る。
りとなる。再度の運転指令１０によりリレー接点
５が閉となり、回転計発電機１９からの周波数／
電圧変換器２０との信号が速度基準４と入れ換
る。
同時に、運転指令１０ａが論理積回路１１と論
理積回路１２に入力される。この場合、フリツプ
フロツプ回路１３よりは隋行運転時にセツト入力
されているので１が出力されている。フリツプフ
ロツプ回路１３の出力と運転指令１０ａが論理積
回路１１に入力されているので論理積回路１１よ
り１が出力され、FET２１が導通となり、比例
積分回路１５が生きる。この場合、論理積回路１
２は論理積回路１１が出力されている為に出力０
となり、FET１４は非導通のままである。この
場合電圧基準９は比例積分回路１５に従い徐々に
上昇しPWM制御回路１６に入力される。
理積回路１２に入力される。この場合、フリツプ
フロツプ回路１３よりは隋行運転時にセツト入力
されているので１が出力されている。フリツプフ
ロツプ回路１３の出力と運転指令１０ａが論理積
回路１１に入力されているので論理積回路１１よ
り１が出力され、FET２１が導通となり、比例
積分回路１５が生きる。この場合、論理積回路１
２は論理積回路１１が出力されている為に出力０
となり、FET１４は非導通のままである。この
場合電圧基準９は比例積分回路１５に従い徐々に
上昇しPWM制御回路１６に入力される。
徐々に上昇した電圧基準は比較器２２により電
圧基準９と比較し、一致した場合にFET２３を
導通とし比例積分回路１５を短絡し、速度基準４
によるＶ／Ｆ比一定制御にて運転される。
圧基準９と比較し、一致した場合にFET２３を
導通とし比例積分回路１５を短絡し、速度基準４
によるＶ／Ｆ比一定制御にて運転される。
上記により、隋行運転から再運転を円滑に行な
うことができる。又、比較器２２からの出力にて
フリツプフロツプ回路１３のリセツト信号とす
る。
うことができる。又、比較器２２からの出力にて
フリツプフロツプ回路１３のリセツト信号とす
る。
論理積回路１１はフリツプフロツプ回路１３か
らの信号が０となる為に出力は０とないFET２
１は非導通となる。
らの信号が０となる為に出力は０とないFET２
１は非導通となる。
更に、隋行運転を行なつた場合には前述と同様
な運転となる。
な運転となる。
次に第２図に隋行運転後の運転指令タイムチヤ
ートを示す。電動機回転数２４は隋行運転指令１
７以降徐々に下がり始める。同時に周波数基準８
も電動機に連結された回転計発電機１９を周波
数／電圧変換器２０より変換し、周波数基準とし
ている為、徐々に下がり始める。
ートを示す。電動機回転数２４は隋行運転指令１
７以降徐々に下がり始める。同時に周波数基準８
も電動機に連結された回転計発電機１９を周波
数／電圧変換器２０より変換し、周波数基準とし
ている為、徐々に下がり始める。
同時にFET１４を非導通として電圧基準９を
零とする。
零とする。
隋行運転後運転指令１０が入力された場合に
は、FET２１を導通とする。同時に電圧基準９
は比例積分回路１５の出力が徐々に上昇し、比較
器２２にてＶ／Ｆ基準と一致した場合に、FET
２３を導通する。FET２３が導通された後は、
速度基準によるＶ／Ｆ基準７によるＶ／Ｆ比一定
制御にて運転される。
は、FET２１を導通とする。同時に電圧基準９
は比例積分回路１５の出力が徐々に上昇し、比較
器２２にてＶ／Ｆ基準と一致した場合に、FET
２３を導通する。FET２３が導通された後は、
速度基準によるＶ／Ｆ基準７によるＶ／Ｆ比一定
制御にて運転される。
［考案の効果］
本考案はＶ／Ｆ比一定制御形インバータ装置に
おいても、従来通り隋行運転及び隋行運転中に再
起動を行なえるインバータ制御装置を提供するこ
とができる。
おいても、従来通り隋行運転及び隋行運転中に再
起動を行なえるインバータ制御装置を提供するこ
とができる。
第１図は本考案の一実施例を示すインバータ制
御装置の構成図、第２図は隋行運転から再運転時
のタイムチヤートを示す説明図である。 ６……加減速制限回路、７……Ｖ／Ｆ基準回
路、８……周波数基準回路、９……電圧基準回
路、１０……運転指令回路、１１，１２……論理
積回路、１３……フリツプフロツプ回路、１４…
…FET回路、１５……比例積分回路、１６……
PWM制御回路、１７……隋行運転指令回路、２
０……Ｆ／Ｖ変換器、２１，２３……FET回路。
御装置の構成図、第２図は隋行運転から再運転時
のタイムチヤートを示す説明図である。 ６……加減速制限回路、７……Ｖ／Ｆ基準回
路、８……周波数基準回路、９……電圧基準回
路、１０……運転指令回路、１１，１２……論理
積回路、１３……フリツプフロツプ回路、１４…
…FET回路、１５……比例積分回路、１６……
PWM制御回路、１７……隋行運転指令回路、２
０……Ｆ／Ｖ変換器、２１，２３……FET回路。
Claims (1)
- 【実用新案登録請求の範囲】 次の各構成要素からなる、インバータ制御装
置。 (イ) 直流電圧を交流電圧に変換して電動機に電力
供給するインバータ装置３ (ロ) 前記電動機の回転速度を電圧信号に変換する
周波数／電圧変換器１９，２０ (ハ) 前記電動機に基準速度記号を与える速度基準
回路４Ａ (ニ) この速度基準回路からの基準速度信号又は前
記周波数／電圧変換器からの回転速度信号を切
り替えて加減速制限回路に接続する切替回路
５，１８ (ホ) 前記加減速制限回路の出力回路に接続され、
電圧／周波数基準信号を周波数基準回路及び電
圧基準回路に出力する電圧／周波数基準回路７ (ヘ) 前記電圧基準回路の出力端子に接続された第
１の電界効果トランジスタ回路及び比例積分回
路の直列回路１５Ａ (ト) この直列回路に並列に接続された第２の電界
効果トランジスタ回路１４ (チ) 前記直列回路に並列に接続された第３の電界
トランジスタ回路２３ (リ) 前記直列回路に並列に接続され、前記第３の
電界効果トランジスタ回路に出力条件信号を与
える比較器２２ (ヌ) 前記周波数基準回路、前記直列回路、前記第
２の電界効果トランジスタ回路及び前記第３の
電界効果トランジスタ回路の出力によつて前記
インバータ装置にパルス幅制御信号を与えるパ
ルス幅制御回路１６ （ル） 惰行運転指令回路から惰行運転指令によ
つて作動し、前記比較器の出力によつて復帰す
るフリツプ・フロツプ回路１３ （ヲ） このフリツプ・フロツプ回路からの惰行
信号及び運転指令回路からの運転指令の論理積
を演算し、前記第１の電界効果トランジスタ回
路に出力する第１の論理積回路１１ （ワ） この第１の論理積回路の出力及び前記運
転指令回路からの運転指令の論理積を演算して
前記第２の電界効果トランジスタ回路に出力す
る第２の論理積回路１２
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985056792U JPH0448156Y2 (ja) | 1985-04-18 | 1985-04-18 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985056792U JPH0448156Y2 (ja) | 1985-04-18 | 1985-04-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61174896U JPS61174896U (ja) | 1986-10-31 |
| JPH0448156Y2 true JPH0448156Y2 (ja) | 1992-11-12 |
Family
ID=30580725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985056792U Expired JPH0448156Y2 (ja) | 1985-04-18 | 1985-04-18 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0448156Y2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59148585A (ja) * | 1983-02-08 | 1984-08-25 | Mitsubishi Electric Corp | 電力変換装置の制御回路 |
-
1985
- 1985-04-18 JP JP1985056792U patent/JPH0448156Y2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59148585A (ja) * | 1983-02-08 | 1984-08-25 | Mitsubishi Electric Corp | 電力変換装置の制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61174896U (ja) | 1986-10-31 |
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