JPH0448024Y2 - - Google Patents
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- Publication number
- JPH0448024Y2 JPH0448024Y2 JP1984027931U JP2793184U JPH0448024Y2 JP H0448024 Y2 JPH0448024 Y2 JP H0448024Y2 JP 1984027931 U JP1984027931 U JP 1984027931U JP 2793184 U JP2793184 U JP 2793184U JP H0448024 Y2 JPH0448024 Y2 JP H0448024Y2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate
- cathode
- gto
- turn
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Thyristors (AREA)
- Power Conversion In General (AREA)
- Thyristor Switches And Gates (AREA)
Description
【考案の詳細な説明】
〔技術分野〕
この考案はゲート・ターンオフ・サイリスタの
改良に関する。
改良に関する。
第１図及び第２図は従来のゲート・ターンオ
フ・サイリスタ（以下GTOと称す）の構成を示
す説明図である。第１図はカソードエミツタ層
N2が細片状に複数分割されて構成されたGTOで
ある。これらカソードエミツタ層N2にはカソー
ド電極Keがそれぞれ設けられ、これら分割カソ
ード電極Keはカソード熱補償板KTで橋絡され
る。前記カソードエミツタ層N2は段差を有する
ベース層P2によつて取り囲まれるように形成さ
れている。図中、N1，P1は半導体層、Aeはアノ
ード電極、Ａはアノード端子、Geはゲート電極、
Ｇはゲート端子及びＫはカソード端子である。
フ・サイリスタ（以下GTOと称す）の構成を示
す説明図である。第１図はカソードエミツタ層
N2が細片状に複数分割されて構成されたGTOで
ある。これらカソードエミツタ層N2にはカソー
ド電極Keがそれぞれ設けられ、これら分割カソ
ード電極Keはカソード熱補償板KTで橋絡され
る。前記カソードエミツタ層N2は段差を有する
ベース層P2によつて取り囲まれるように形成さ
れている。図中、N1，P1は半導体層、Aeはアノ
ード電極、Ａはアノード端子、Geはゲート電極、
Ｇはゲート端子及びＫはカソード端子である。
第２図は埋込みゲートのGTOの構成説明図で、
この第２図において、ベース層P2内に高濃度層
P+ 2が設けられ、このP+ 2層の上に低濃度のP-層が
例えばエピタキシヤル法で形成される。P-層に
は単一のカソードエミツタ層N2が設けられ、こ
れによつてN2層下のP+ 2層のない領域がサイリス
タ動作し、第１図で述べた分割エミツタ小単位
GTOと等価なGTO動作を行う。なお、第２図，
第１図と同一部分は同一符号を付して示す。
この第２図において、ベース層P2内に高濃度層
P+ 2が設けられ、このP+ 2層の上に低濃度のP-層が
例えばエピタキシヤル法で形成される。P-層に
は単一のカソードエミツタ層N2が設けられ、こ
れによつてN2層下のP+ 2層のない領域がサイリス
タ動作し、第１図で述べた分割エミツタ小単位
GTOと等価なGTO動作を行う。なお、第２図，
第１図と同一部分は同一符号を付して示す。
上記第１図と第２図のGTOともエミツタ層N2
には通常のサイリスタに用いられるシヨート孔が
設けられていない。この理由はGTOのしや断電
流（IATO）が次式により決定され、かつバイアス
の印加の仕方として、第３図に示すようにオフ動
作の期間中（図示Ｔ）連続してゲート逆バイアス
を印加するという手段がとられるためである。
には通常のサイリスタに用いられるシヨート孔が
設けられていない。この理由はGTOのしや断電
流（IATO）が次式により決定され、かつバイアス
の印加の仕方として、第３図に示すようにオフ動
作の期間中（図示Ｔ）連続してゲート逆バイアス
を印加するという手段がとられるためである。
このようにシヨート孔のない通常のGTOでは
逆バイアスを連続して印加しないと、dv／dt耐
量が極端に小さくなり、実用上使用できなくなる
からである。また、カソードとエミツタをシヨー
トした構造のGTOではもしも連続して逆バイア
スを印加すると、シヨート電流が流れ続けてゲー
ト損失が大きくなつてしまう問題がある。
逆バイアスを連続して印加しないと、dv／dt耐
量が極端に小さくなり、実用上使用できなくなる
からである。また、カソードとエミツタをシヨー
トした構造のGTOではもしも連続して逆バイア
スを印加すると、シヨート電流が流れ続けてゲー
ト損失が大きくなつてしまう問題がある。
IATO≦Ｇ・IG＝Ｇ・VGK／RKG ……(1)
但し、Ｇはターンオフゲイン、IGはゲート電
流、VGKはGK間の逆印加電圧、RKGはKG間抵抗
である。
流、VGKはGK間の逆印加電圧、RKGはKG間抵抗
である。
上記(1)式において、ゲートに逆電圧をかけるた
めには、そのブレークオーバ電圧≧VGKである必
要がある。このため、GK間のシヨート構造はで
きないものと判断されていたと推測される。とこ
ろがターンオフ動作期間中はGK間の接合は順方
向から逆方向電圧回復に向う過程にあり、もとも
と逆回復が完了するまではシヨートされていると
同じことである。
めには、そのブレークオーバ電圧≧VGKである必
要がある。このため、GK間のシヨート構造はで
きないものと判断されていたと推測される。とこ
ろがターンオフ動作期間中はGK間の接合は順方
向から逆方向電圧回復に向う過程にあり、もとも
と逆回復が完了するまではシヨートされていると
同じことである。
従つて、ターンオフ動作期間のみに逆電圧を印
加するようにして、そのシヨート孔によるシヨー
ト抵抗を適当に選び、ターンオンゲート電流の1/
１０〜1/100程度以下になるようシヨート抵抗を選
べば、ターンオフ動作に実質上何等悪影響を与え
ない。
加するようにして、そのシヨート孔によるシヨー
ト抵抗を適当に選び、ターンオンゲート電流の1/
１０〜1/100程度以下になるようシヨート抵抗を選
べば、ターンオフ動作に実質上何等悪影響を与え
ない。
特に大電力用GTOではしや断電流IATOが上記(1)
式で決定されるよりもずつと低いレベルで破損さ
せてしまうことが多かつた。これは大電力用
GTOのしや断時の不均一性を考慮に入れない理
想的な場合であつたからである。また、GTOの
オフ動作期間中、連続にゲート逆バイアスを印加
させるため、Ｇ−Ｋ接続の１ケ所でも不良個所が
あると電流はその部分に集中され、GTOを永久
破損させてしまう問題点もあつた。さらに、
GTO製造歩留りもサイリスタに比較してＧ−Ｋ
接合を確保するためだけでもかなり悪かつた。即
ち、大面積ウエハーでは第１図の場合大きなＧ−
Ｋ表面積で耐圧を確保する必要があり、また、第
２図の場合、高濃度埋込みに起因する欠陥層によ
るＧ−Ｋ耐圧不良による歩留りの低下があつたか
らである。
式で決定されるよりもずつと低いレベルで破損さ
せてしまうことが多かつた。これは大電力用
GTOのしや断時の不均一性を考慮に入れない理
想的な場合であつたからである。また、GTOの
オフ動作期間中、連続にゲート逆バイアスを印加
させるため、Ｇ−Ｋ接続の１ケ所でも不良個所が
あると電流はその部分に集中され、GTOを永久
破損させてしまう問題点もあつた。さらに、
GTO製造歩留りもサイリスタに比較してＧ−Ｋ
接合を確保するためだけでもかなり悪かつた。即
ち、大面積ウエハーでは第１図の場合大きなＧ−
Ｋ表面積で耐圧を確保する必要があり、また、第
２図の場合、高濃度埋込みに起因する欠陥層によ
るＧ−Ｋ耐圧不良による歩留りの低下があつたか
らである。
この考案は上記の事情に鑑みてなされたもの
で、低レベルのしや断電流でのGTOの破損を防
止させるとともにゲート逆バイアスはターンオフ
動作期間中だけ印加させるようにしたゲート・タ
ーンオフ・サイリスタを提供することを目的とす
る。
で、低レベルのしや断電流でのGTOの破損を防
止させるとともにゲート逆バイアスはターンオフ
動作期間中だけ印加させるようにしたゲート・タ
ーンオフ・サイリスタを提供することを目的とす
る。
この考案は小単位GTOのカソード・エミツタ
層の一部にベース層を形成し、そのベース層とカ
ソードエミツタ層とを短絡し、ターンオフ動作期
間中だけオフゲートバイアス電圧を印加させるよ
うにしたことにある。
層の一部にベース層を形成し、そのベース層とカ
ソードエミツタ層とを短絡し、ターンオフ動作期
間中だけオフゲートバイアス電圧を印加させるよ
うにしたことにある。
以下図面を参照してこの考案の一実施例を説明
する。
する。
第４図及び第５図において、Ｎ型Si基板の両面
から、例えばGaを拡散させてP1層及びP2層を形
成する。次にP2層面上に選択的にボロンを高濃
度に拡散してP2 +層を形成する。またP2層の同一
面上にエピタキシヤル法で低濃度P2 -層を形成す
る。このP2 -層内に選択的にリンが拡散され、エ
ミツタ層N2が形成される。このとき、エミツタ
層N2が形成されない図中符号Ｓで示す部分（ス
リツト状のP2 -層）は等価小GTOを形成するボロ
ン埋込み層のないP2 -投影域に設けられる。この
後、エミツタ層N2上にはカソード電極Keとなる
Alがオーミツクに形成される。このカソード電
極Keによつてエミツタ層N2とP2 -層は短絡され
る。前記P2 -層にはゲート用のP+層が形成され
る。なお、第５図はカソード電極とゲート電極を
除いたときの平面図である。
から、例えばGaを拡散させてP1層及びP2層を形
成する。次にP2層面上に選択的にボロンを高濃
度に拡散してP2 +層を形成する。またP2層の同一
面上にエピタキシヤル法で低濃度P2 -層を形成す
る。このP2 -層内に選択的にリンが拡散され、エ
ミツタ層N2が形成される。このとき、エミツタ
層N2が形成されない図中符号Ｓで示す部分（ス
リツト状のP2 -層）は等価小GTOを形成するボロ
ン埋込み層のないP2 -投影域に設けられる。この
後、エミツタ層N2上にはカソード電極Keとなる
Alがオーミツクに形成される。このカソード電
極Keによつてエミツタ層N2とP2 -層は短絡され
る。前記P2 -層にはゲート用のP+層が形成され
る。なお、第５図はカソード電極とゲート電極を
除いたときの平面図である。
第６図はこの考案の他の実施例を示す断面図
で、この実施例ではカソードエミツタ層N2の一
部（ほぼ中央部）にベース層P2を形成し、N2層
とP2層とをカソード電極Keで短絡させたもので
ある。なおN2層とP2層を電極で短絡させる位置
は分割形エミツタの中央部が望ましく、その形状
は分割エミツタに相似するように形成される。
で、この実施例ではカソードエミツタ層N2の一
部（ほぼ中央部）にベース層P2を形成し、N2層
とP2層とをカソード電極Keで短絡させたもので
ある。なおN2層とP2層を電極で短絡させる位置
は分割形エミツタの中央部が望ましく、その形状
は分割エミツタに相似するように形成される。
第７図は前記第４図と第６図の実施例により形
成されたGTOに対するドライブ手段を示す波形
図で、IAはアノード電流、Igはゲート電流、VgpN
はゲートオン電圧、VgpFFはゲートオフ電圧であ
る。この第７図においては特にVgpFFの期間が
GTOのターンオフ動作期間中だけである。この
動作は第３図に示した従来のものと全く異なる。
このようにターンオフ動作期間中だけゲートオフ
バイアスを印加させ、オフ期間はそれを印加させ
ないので、従来技術で述べたように不具合が解消
できる。第８図Ａ，Ｂは従来のIg−Vg特性波形図
とこの考案のIg−Vg特性波形図を拡大して示すも
のである。また、第８図Ｃはアノード電流IAとア
ノード・カソード電圧VAに対する特性図で、こ
の第８図ＣからオフゲートバイアスはGTOのタ
ーンオフ時間（ts＋tf＋tail）あるいは後述第９図
に示すコンデンサCsで決定される電圧の立上りに
よつて電圧が一定値に定まる時間t4のいずれか大
きい方まで印加させる。
成されたGTOに対するドライブ手段を示す波形
図で、IAはアノード電流、Igはゲート電流、VgpN
はゲートオン電圧、VgpFFはゲートオフ電圧であ
る。この第７図においては特にVgpFFの期間が
GTOのターンオフ動作期間中だけである。この
動作は第３図に示した従来のものと全く異なる。
このようにターンオフ動作期間中だけゲートオフ
バイアスを印加させ、オフ期間はそれを印加させ
ないので、従来技術で述べたように不具合が解消
できる。第８図Ａ，Ｂは従来のIg−Vg特性波形図
とこの考案のIg−Vg特性波形図を拡大して示すも
のである。また、第８図Ｃはアノード電流IAとア
ノード・カソード電圧VAに対する特性図で、こ
の第８図ＣからオフゲートバイアスはGTOのタ
ーンオフ時間（ts＋tf＋tail）あるいは後述第９図
に示すコンデンサCsで決定される電圧の立上りに
よつて電圧が一定値に定まる時間t4のいずれか大
きい方まで印加させる。
第９図はGTOのしや断電流試験回路図で、こ
の図において、B1，B2はバツテリ、D1，D2はダ
イオード、Csはコンデンサ、ZLは負荷、Zgはイン
ピーダンス素子である。
の図において、B1，B2はバツテリ、D1，D2はダ
イオード、Csはコンデンサ、ZLは負荷、Zgはイン
ピーダンス素子である。
以上述べたように、この考案によれば、カソー
ドエミツタ層の一部にベース層を形成し、そのベ
ース層とカソードエミツタ層とをカソード電極で
短絡させるように形成したので、しや断電流の増
大を図つてもGTOを破損させることがなく、ま
たターンオフ期間中だけゲート逆バイアスを印加
するだけで良くなり、ゲート・カソードの微小欠
陥に起因するかなり大きなリーク電流があつても
Ｇ−Ｋ間を破損させることを防止でき、これによ
り製造歩留りの向上を図ることができる等の利点
がある。
ドエミツタ層の一部にベース層を形成し、そのベ
ース層とカソードエミツタ層とをカソード電極で
短絡させるように形成したので、しや断電流の増
大を図つてもGTOを破損させることがなく、ま
たターンオフ期間中だけゲート逆バイアスを印加
するだけで良くなり、ゲート・カソードの微小欠
陥に起因するかなり大きなリーク電流があつても
Ｇ−Ｋ間を破損させることを防止でき、これによ
り製造歩留りの向上を図ることができる等の利点
がある。
第１図及び第２図は従来のGTOの概略構成を
示す断面図、第３図はアノード電流IA、ゲート電
流Ig及びゲート電圧Vgのオン，オフ状態を示す波
形図、第４図はこの考案の一実施例を示す断面
図、第５図は第４図のカソード電極とゲート電極
とを取り除いた平面図、第６図はこの考案の他の
実施例を示す断面図、第７図は第４図の実施例の
アノード電流IA，ゲート電流Ig，ゲート電圧Vgの
波形図、第８図Ａ，Ｂ，Ｃは従来のIg−Vg特性図
及びアノード電流とアノード・カソード間電圧特
性図、第９図はしや断電流試験回路図である。 P2……ベース層、P2 +……高濃度層、P2 -……
低濃度層、N2……エミツタ層。
示す断面図、第３図はアノード電流IA、ゲート電
流Ig及びゲート電圧Vgのオン，オフ状態を示す波
形図、第４図はこの考案の一実施例を示す断面
図、第５図は第４図のカソード電極とゲート電極
とを取り除いた平面図、第６図はこの考案の他の
実施例を示す断面図、第７図は第４図の実施例の
アノード電流IA，ゲート電流Ig，ゲート電圧Vgの
波形図、第８図Ａ，Ｂ，Ｃは従来のIg−Vg特性図
及びアノード電流とアノード・カソード間電圧特
性図、第９図はしや断電流試験回路図である。 P2……ベース層、P2 +……高濃度層、P2 -……
低濃度層、N2……エミツタ層。
Claims (1)
- 少くとも１つ以上の小単位ゲート・ターンオ
フ・サイリスタが形成されたゲート・ターンオ
フ・サイリスタにおいて、カソード・エミツタ層
の一部にスリツト状のベース層を形成し、そのス
リツト状のベース層とカソードエミツタ層とをカ
ソード電極で短絡形成し、ゲート電流が順方向か
ら逆方向に向うターンオフ動作期間中だけオフゲ
ートバイアス電圧を印加させるとともに、オフ期
間はバイアス電圧を印加させないようにしたこと
を特徴とするゲート・ターンオフ・サイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2793184U JPS60142531U (ja) | 1984-02-28 | 1984-02-28 | ゲ−ト・タ−ンオフ・サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2793184U JPS60142531U (ja) | 1984-02-28 | 1984-02-28 | ゲ−ト・タ−ンオフ・サイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60142531U JPS60142531U (ja) | 1985-09-20 |
| JPH0448024Y2 true JPH0448024Y2 (ja) | 1992-11-12 |
Family
ID=30525339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2793184U Granted JPS60142531U (ja) | 1984-02-28 | 1984-02-28 | ゲ−ト・タ−ンオフ・サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60142531U (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6019149B2 (ja) * | 1979-08-15 | 1985-05-14 | 株式会社日立製作所 | サイリスタ |
| JPS5674083A (en) * | 1979-11-20 | 1981-06-19 | Fuji Electric Co Ltd | Driving circuit for gate of gate turn-off thyristor |
| JPS5953710B2 (ja) * | 1980-12-12 | 1984-12-26 | 富士通株式会社 | 半導体装置の製造方法 |
| JPS57164565A (en) * | 1981-04-03 | 1982-10-09 | Nec Corp | Thyristor |
-
1984
- 1984-02-28 JP JP2793184U patent/JPS60142531U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60142531U (ja) | 1985-09-20 |
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