JPH0445608A - 制御信号発生回路 - Google Patents
制御信号発生回路Info
- Publication number
- JPH0445608A JPH0445608A JP2154613A JP15461390A JPH0445608A JP H0445608 A JPH0445608 A JP H0445608A JP 2154613 A JP2154613 A JP 2154613A JP 15461390 A JP15461390 A JP 15461390A JP H0445608 A JPH0445608 A JP H0445608A
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- Japan
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- bit pattern
- control signal
- rom
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- Pending
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 5
- 102220562724 Sex-determining region Y protein_R75M_mutation Human genes 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 102220258691 rs373410109 Human genes 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は使用するＲ１５Ｍのメモリ容量を小さくする
のに好適な制御信号発生回路に関するものである。
のに好適な制御信号発生回路に関するものである。
第３図は従来の制御信号発生回路を示すブロック図で、
図において、（１）はカウンタ、（２）はカウンタ（１
）に順次アクセスされることにより制御信号を発生する
時分割ビットパターンＲ５Ｍである。
図において、（１）はカウンタ、（２）はカウンタ（１
）に順次アクセスされることにより制御信号を発生する
時分割ビットパターンＲ５Ｍである。
次に動作について説明する。時分割ビットパターンＲｏ
Ｍ（２）は発生させる複数の制御信号を１単位時間毎に
時分割して得られる信号値の組合せのビットパターンを
１つ１つのアドレスに対応させ記憶したものである。従
って、カウンタ（１）により時分割ビットパターンＲろ
Ｖ（２）のアドレスを順次１ずつ進めながらメモリデー
タを読み呂すことにより、制御信号を発生させる。
Ｍ（２）は発生させる複数の制御信号を１単位時間毎に
時分割して得られる信号値の組合せのビットパターンを
１つ１つのアドレスに対応させ記憶したものである。従
って、カウンタ（１）により時分割ビットパターンＲろ
Ｖ（２）のアドレスを順次１ずつ進めながらメモリデー
タを読み呂すことにより、制御信号を発生させる。
［発明が解決しようとするｇ！！題］
従来の制御信号発生回路は以上のように構成されていた
ので、同一のビットパターンが繰妙返し出現する信号部
分に対しても省略することなく、総てのビットパターン
をＲσＶのメモリデータとして記憶して置かなければな
らず、必要とするメモリ容量が大きくなるという問題点
があったっこの発明は上記のような問題点を解消するた
めになされたもので、メモリデータの冗長性を取り除く
ことにより、メモリ容量の小さいＲ’２５Ｍで構成する
ことができる制御信号発生回路を得ることを目的とする
。
ので、同一のビットパターンが繰妙返し出現する信号部
分に対しても省略することなく、総てのビットパターン
をＲσＶのメモリデータとして記憶して置かなければな
らず、必要とするメモリ容量が大きくなるという問題点
があったっこの発明は上記のような問題点を解消するた
めになされたもので、メモリデータの冗長性を取り除く
ことにより、メモリ容量の小さいＲ’２５Ｍで構成する
ことができる制御信号発生回路を得ることを目的とする
。
〔課題を解決するための手段１
この発明に係る制御信号発生回路は、発生させる複数の
制御信号を１単位時間毎に時分割して得られる信号値の
組合せのビットパターンｔ−分類し、重複することなく
１種類ずつ記憶したＲδシとビットパターンを選択的に
読み呂すために前記ＰてＭのアドレスを対応させ記憶し
たＲ２５Ｍとの２段のＲｏＭで構成したものである。
制御信号を１単位時間毎に時分割して得られる信号値の
組合せのビットパターンｔ−分類し、重複することなく
１種類ずつ記憶したＲδシとビットパターンを選択的に
読み呂すために前記ＰてＭのアドレスを対応させ記憶し
たＲ２５Ｍとの２段のＲｏＭで構成したものである。
この発明における制御信号発生回路は、種類別ビットパ
ターンＲδｙに記憶した１つのビットパターンを、選択
的に繰り返し読み出すことにより、同一のビットパター
ンが繰り返し出現する信号部分を発生させる。
ターンＲδｙに記憶した１つのビットパターンを、選択
的に繰り返し読み出すことにより、同一のビットパター
ンが繰り返し出現する信号部分を発生させる。
〔実施例〕
以下、この発明の一実施例を図について説明する。
第１図において、前記従来のものと同一符号は同一、ま
たは相当部分を示す。（２）はビットパターンを分類し
重複することなく１種類ずつ記憶した種類別ビットパタ
ーンＲ７５Ｍ 、 （３）はカウンタ（１）に順次アク
セスされ、制御信号を発生するためのビットパターンを
前記種類別ピットパターンＲ石！ｉｔ （２）から選択
的に読み出すビットパターン選択ＲＵＭである。
たは相当部分を示す。（２）はビットパターンを分類し
重複することなく１種類ずつ記憶した種類別ビットパタ
ーンＲ７５Ｍ 、 （３）はカウンタ（１）に順次アク
セスされ、制御信号を発生するためのビットパターンを
前記種類別ピットパターンＲ石！ｉｔ （２）から選択
的に読み出すビットパターン選択ＲＵＭである。
次に、第２図、第３図を参照して第１図の回路動作を具
体的に鋭男する。第２図は発生させる制御信号の一例を
示す波形図である。ＡからＢまでの期間は８本の制御信
号縁てが０という状態が続いているつＢからＣ″＆での
期間では、Ｄδ〈１〉のみが１、他はＯの信号値の組合
せが繰り返しＩ５現している。このように第２図の８本
の制御信号を１単位時間毎に時分割にして得られる信号
値の組合せで分類して行くと、８種類のビットパターン
が存在する。第１表はこの８種類のビットパターンの動
作表を示している。
体的に鋭男する。第２図は発生させる制御信号の一例を
示す波形図である。ＡからＢまでの期間は８本の制御信
号縁てが０という状態が続いているつＢからＣ″＆での
期間では、Ｄδ〈１〉のみが１、他はＯの信号値の組合
せが繰り返しＩ５現している。このように第２図の８本
の制御信号を１単位時間毎に時分割にして得られる信号
値の組合せで分類して行くと、８種類のビットパターン
が存在する。第１表はこの８種類のビットパターンの動
作表を示している。
第２図の制御信号を発生するために第１表のビットパタ
ーンに対応したメモリデータを第１図における種類別ビ
ットパターンＲｏ Ｍ （２）に記憶り、テおく。
ーンに対応したメモリデータを第１図における種類別ビ
ットパターンＲｏ Ｍ （２）に記憶り、テおく。
第２図中人からＶまでの全期間が２５６単位時間であっ
たとすると、８本の制御信号発生に従来技術では２５６
ワード×８ビツトのメモリ容量を必要としたが、この実
施例では１種類のビットパターンを１つのアドレスに対
応させ、記憶するビットパターンに重複を許さないため
、種類別ビットパターンＲｏＭ（２）のメモリ容量は８
ワード×８ビツトでよい。
たとすると、８本の制御信号発生に従来技術では２５６
ワード×８ビツトのメモリ容量を必要としたが、この実
施例では１種類のビットパターンを１つのアドレスに対
応させ、記憶するビットパターンに重複を許さないため
、種類別ビットパターンＲｏＭ（２）のメモリ容量は８
ワード×８ビツトでよい。
第１図におけるビットパターン選択Ｒ己Ｍ （３） Ｋ
は、種類別ビットパターンＲ７５Ｍ （２）に記憶した
ビットパターンを選択的に読み出すために、対応するア
ドレスを記憶して置く。第２図中人からＢまでの期間に
は、第１表の種類■のビットパターンを繰り返し読み出
す必要があり、ビットパターンをアクセスするアドレス
を繰り返し記憶して置く。
は、種類別ビットパターンＲ７５Ｍ （２）に記憶した
ビットパターンを選択的に読み出すために、対応するア
ドレスを記憶して置く。第２図中人からＢまでの期間に
は、第１表の種類■のビットパターンを繰り返し読み出
す必要があり、ビットパターンをアクセスするアドレス
を繰り返し記憶して置く。
第２図中ＢからＣまでの期間では、第１表の種類■のビ
ットパターンを選択する必要があり、記憶するアドレス
を切り換えて置く。８ｖ！１類の選択は３ビツトで可能
であるから、ビットパターン選択’Ｒ？５Ｍ（３）のメ
モリ容量は２５６ワード×３ビツトとなる。
ットパターンを選択する必要があり、記憶するアドレス
を切り換えて置く。８ｖ！１類の選択は３ビツトで可能
であるから、ビットパターン選択’Ｒ？５Ｍ（３）のメ
モリ容量は２５６ワード×３ビツトとなる。
結局、第１図に示す回路はカウンタ（１）によりビット
パターン選択Ｒ？５Ｍ（３）が順次アクセスされ、この
出方が種類別ビットパターンＲσＭ（２）Ｋ記ｔｌした
ビットパターンを選択的に読み出すことによね制御信号
を発生させる。
パターン選択Ｒ？５Ｍ（３）が順次アクセスされ、この
出方が種類別ビットパターンＲσＭ（２）Ｋ記ｔｌした
ビットパターンを選択的に読み出すことによね制御信号
を発生させる。
以上のようにこの発明によれば、種類別ビットパターン
Ｒ″６Ｍに記憶した１つのビットパターンを選択的に繰
り返し読み出すことＫより、同一のビットパターンが繰
り返し出現する信号部分を発生させるように制御信号発
生回路を構成したのでメモリデータの冗長性を取り除く
ことができ、Ｒ′６Ｍが必要とするメモリ容量を小さく
することができるという効果がある。
Ｒ″６Ｍに記憶した１つのビットパターンを選択的に繰
り返し読み出すことＫより、同一のビットパターンが繰
り返し出現する信号部分を発生させるように制御信号発
生回路を構成したのでメモリデータの冗長性を取り除く
ことができ、Ｒ′６Ｍが必要とするメモリ容量を小さく
することができるという効果がある。
第１図はこの発明の一実施例による制御信号発生回路を
示すブロック図、第２図は第１図の動作を説明する波形
図、第３図は従来の制御信号発生回路を示すブロック図
である。 図において、（１）はカウンタ、（２）は種類別ビット
パターンＲＯＭ 、 （３）はビットパターン選択ＲＡ
Ｍを示す。 なお、図中、同一符号は同一、又は相当部分を示す。 第１図 第２図 第３図 手 続 補 正 書（自 発） １゜ 事件の表示 特願平 １５４６１３号 ２゜ 発明の名称 制御信号発生回路 ３゜ 補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号
名 称 （６０１）三菱電機株式会社代表者志岐守哉 ４゜ 代 埋入 住 所 東京都千代田区丸の内二丁目２番３号 ５、補正の対象 明細書の発明の詳細な説明の欄。 ６、補正の内容 （１）明細書第６頁第６行の 「記憶して置く。」を 「記憶しておく。」と訂正する。 （２）明細書第６頁第９行の 「記憶して置く。」を 「記憶しておく。」と訂正する。 （３）明細書第６頁第１２行の 「切り換えて置く。」を 〔切り換えておく。」と訂正する。
示すブロック図、第２図は第１図の動作を説明する波形
図、第３図は従来の制御信号発生回路を示すブロック図
である。 図において、（１）はカウンタ、（２）は種類別ビット
パターンＲＯＭ 、 （３）はビットパターン選択ＲＡ
Ｍを示す。 なお、図中、同一符号は同一、又は相当部分を示す。 第１図 第２図 第３図 手 続 補 正 書（自 発） １゜ 事件の表示 特願平 １５４６１３号 ２゜ 発明の名称 制御信号発生回路 ３゜ 補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号
名 称 （６０１）三菱電機株式会社代表者志岐守哉 ４゜ 代 埋入 住 所 東京都千代田区丸の内二丁目２番３号 ５、補正の対象 明細書の発明の詳細な説明の欄。 ６、補正の内容 （１）明細書第６頁第６行の 「記憶して置く。」を 「記憶しておく。」と訂正する。 （２）明細書第６頁第９行の 「記憶して置く。」を 「記憶しておく。」と訂正する。 （３）明細書第６頁第１２行の 「切り換えて置く。」を 〔切り換えておく。」と訂正する。
Claims (1)
- Ｒ＠ｏ＠Ｍに記憶したメモリデータを読み出すことによ
り、制御信号を発生させる制御信号発生回路において、
発生させる複数の制御信号を１単位時間毎に時分割して
得られる信号値の組合せのビットパターンを分類し重複
することなく１種類ずつ記憶したＲ＠ｏ＠Ｍと、前記ビ
ットパターンを選択的に読み出すために前記Ｒ＠ｏ＠Ｍ
のアドレスを対応させ記憶したＲ＠ｏ＠Ｍとの２段のＲ
＠ｏ＠Ｍで構成したことを特徴とする制御信号発生回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2154613A JPH0445608A (ja) | 1990-06-12 | 1990-06-12 | 制御信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2154613A JPH0445608A (ja) | 1990-06-12 | 1990-06-12 | 制御信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0445608A true JPH0445608A (ja) | 1992-02-14 |
Family
ID=15588016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2154613A Pending JPH0445608A (ja) | 1990-06-12 | 1990-06-12 | 制御信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0445608A (ja) |
-
1990
- 1990-06-12 JP JP2154613A patent/JPH0445608A/ja active Pending
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