JPH0445608A - 制御信号発生回路 - Google Patents
制御信号発生回路Info
- Publication number
- JPH0445608A JPH0445608A JP2154613A JP15461390A JPH0445608A JP H0445608 A JPH0445608 A JP H0445608A JP 2154613 A JP2154613 A JP 2154613A JP 15461390 A JP15461390 A JP 15461390A JP H0445608 A JPH0445608 A JP H0445608A
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- JP
- Japan
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- bit pattern
- control signal
- rom
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- Pending
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 5
- 102220562724 Sex-determining region Y protein_R75M_mutation Human genes 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 102220258691 rs373410109 Human genes 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は使用するR15Mのメモリ容量を小さくする
のに好適な制御信号発生回路に関するものである。
のに好適な制御信号発生回路に関するものである。
第3図は従来の制御信号発生回路を示すブロック図で、
図において、(1)はカウンタ、(2)はカウンタ(1
)に順次アクセスされることにより制御信号を発生する
時分割ビットパターンR5Mである。
図において、(1)はカウンタ、(2)はカウンタ(1
)に順次アクセスされることにより制御信号を発生する
時分割ビットパターンR5Mである。
次に動作について説明する。時分割ビットパターンRo
M(2)は発生させる複数の制御信号を1単位時間毎に
時分割して得られる信号値の組合せのビットパターンを
1つ1つのアドレスに対応させ記憶したものである。従
って、カウンタ(1)により時分割ビットパターンRろ
V(2)のアドレスを順次1ずつ進めながらメモリデー
タを読み呂すことにより、制御信号を発生させる。
M(2)は発生させる複数の制御信号を1単位時間毎に
時分割して得られる信号値の組合せのビットパターンを
1つ1つのアドレスに対応させ記憶したものである。従
って、カウンタ(1)により時分割ビットパターンRろ
V(2)のアドレスを順次1ずつ進めながらメモリデー
タを読み呂すことにより、制御信号を発生させる。
[発明が解決しようとするg!!題]
従来の制御信号発生回路は以上のように構成されていた
ので、同一のビットパターンが繰妙返し出現する信号部
分に対しても省略することなく、総てのビットパターン
をRσVのメモリデータとして記憶して置かなければな
らず、必要とするメモリ容量が大きくなるという問題点
があったっこの発明は上記のような問題点を解消するた
めになされたもので、メモリデータの冗長性を取り除く
ことにより、メモリ容量の小さいR’25Mで構成する
ことができる制御信号発生回路を得ることを目的とする
。
ので、同一のビットパターンが繰妙返し出現する信号部
分に対しても省略することなく、総てのビットパターン
をRσVのメモリデータとして記憶して置かなければな
らず、必要とするメモリ容量が大きくなるという問題点
があったっこの発明は上記のような問題点を解消するた
めになされたもので、メモリデータの冗長性を取り除く
ことにより、メモリ容量の小さいR’25Mで構成する
ことができる制御信号発生回路を得ることを目的とする
。
〔課題を解決するための手段1
この発明に係る制御信号発生回路は、発生させる複数の
制御信号を1単位時間毎に時分割して得られる信号値の
組合せのビットパターンt−分類し、重複することなく
1種類ずつ記憶したRδシとビットパターンを選択的に
読み呂すために前記PてMのアドレスを対応させ記憶し
たR25Mとの2段のRoMで構成したものである。
制御信号を1単位時間毎に時分割して得られる信号値の
組合せのビットパターンt−分類し、重複することなく
1種類ずつ記憶したRδシとビットパターンを選択的に
読み呂すために前記PてMのアドレスを対応させ記憶し
たR25Mとの2段のRoMで構成したものである。
この発明における制御信号発生回路は、種類別ビットパ
ターンRδyに記憶した1つのビットパターンを、選択
的に繰り返し読み出すことにより、同一のビットパター
ンが繰り返し出現する信号部分を発生させる。
ターンRδyに記憶した1つのビットパターンを、選択
的に繰り返し読み出すことにより、同一のビットパター
ンが繰り返し出現する信号部分を発生させる。
〔実施例〕
以下、この発明の一実施例を図について説明する。
第1図において、前記従来のものと同一符号は同一、ま
たは相当部分を示す。(2)はビットパターンを分類し
重複することなく1種類ずつ記憶した種類別ビットパタ
ーンR75M 、 (3)はカウンタ(1)に順次アク
セスされ、制御信号を発生するためのビットパターンを
前記種類別ピットパターンR石!it (2)から選択
的に読み出すビットパターン選択RUMである。
たは相当部分を示す。(2)はビットパターンを分類し
重複することなく1種類ずつ記憶した種類別ビットパタ
ーンR75M 、 (3)はカウンタ(1)に順次アク
セスされ、制御信号を発生するためのビットパターンを
前記種類別ピットパターンR石!it (2)から選択
的に読み出すビットパターン選択RUMである。
次に、第2図、第3図を参照して第1図の回路動作を具
体的に鋭男する。第2図は発生させる制御信号の一例を
示す波形図である。AからBまでの期間は8本の制御信
号縁てが0という状態が続いているつBからC″&での
期間では、Dδ〈1〉のみが1、他はOの信号値の組合
せが繰り返しI5現している。このように第2図の8本
の制御信号を1単位時間毎に時分割にして得られる信号
値の組合せで分類して行くと、8種類のビットパターン
が存在する。第1表はこの8種類のビットパターンの動
作表を示している。
体的に鋭男する。第2図は発生させる制御信号の一例を
示す波形図である。AからBまでの期間は8本の制御信
号縁てが0という状態が続いているつBからC″&での
期間では、Dδ〈1〉のみが1、他はOの信号値の組合
せが繰り返しI5現している。このように第2図の8本
の制御信号を1単位時間毎に時分割にして得られる信号
値の組合せで分類して行くと、8種類のビットパターン
が存在する。第1表はこの8種類のビットパターンの動
作表を示している。
第2図の制御信号を発生するために第1表のビットパタ
ーンに対応したメモリデータを第1図における種類別ビ
ットパターンRo M (2)に記憶り、テおく。
ーンに対応したメモリデータを第1図における種類別ビ
ットパターンRo M (2)に記憶り、テおく。
第2図中人からVまでの全期間が256単位時間であっ
たとすると、8本の制御信号発生に従来技術では256
ワード×8ビツトのメモリ容量を必要としたが、この実
施例では1種類のビットパターンを1つのアドレスに対
応させ、記憶するビットパターンに重複を許さないため
、種類別ビットパターンRoM(2)のメモリ容量は8
ワード×8ビツトでよい。
たとすると、8本の制御信号発生に従来技術では256
ワード×8ビツトのメモリ容量を必要としたが、この実
施例では1種類のビットパターンを1つのアドレスに対
応させ、記憶するビットパターンに重複を許さないため
、種類別ビットパターンRoM(2)のメモリ容量は8
ワード×8ビツトでよい。
第1図におけるビットパターン選択R己M (3) K
は、種類別ビットパターンR75M (2)に記憶した
ビットパターンを選択的に読み出すために、対応するア
ドレスを記憶して置く。第2図中人からBまでの期間に
は、第1表の種類■のビットパターンを繰り返し読み出
す必要があり、ビットパターンをアクセスするアドレス
を繰り返し記憶して置く。
は、種類別ビットパターンR75M (2)に記憶した
ビットパターンを選択的に読み出すために、対応するア
ドレスを記憶して置く。第2図中人からBまでの期間に
は、第1表の種類■のビットパターンを繰り返し読み出
す必要があり、ビットパターンをアクセスするアドレス
を繰り返し記憶して置く。
第2図中BからCまでの期間では、第1表の種類■のビ
ットパターンを選択する必要があり、記憶するアドレス
を切り換えて置く。8v!1類の選択は3ビツトで可能
であるから、ビットパターン選択’R?5M(3)のメ
モリ容量は256ワード×3ビツトとなる。
ットパターンを選択する必要があり、記憶するアドレス
を切り換えて置く。8v!1類の選択は3ビツトで可能
であるから、ビットパターン選択’R?5M(3)のメ
モリ容量は256ワード×3ビツトとなる。
結局、第1図に示す回路はカウンタ(1)によりビット
パターン選択R?5M(3)が順次アクセスされ、この
出方が種類別ビットパターンRσM(2)K記tlした
ビットパターンを選択的に読み出すことによね制御信号
を発生させる。
パターン選択R?5M(3)が順次アクセスされ、この
出方が種類別ビットパターンRσM(2)K記tlした
ビットパターンを選択的に読み出すことによね制御信号
を発生させる。
以上のようにこの発明によれば、種類別ビットパターン
R″6Mに記憶した1つのビットパターンを選択的に繰
り返し読み出すことKより、同一のビットパターンが繰
り返し出現する信号部分を発生させるように制御信号発
生回路を構成したのでメモリデータの冗長性を取り除く
ことができ、R′6Mが必要とするメモリ容量を小さく
することができるという効果がある。
R″6Mに記憶した1つのビットパターンを選択的に繰
り返し読み出すことKより、同一のビットパターンが繰
り返し出現する信号部分を発生させるように制御信号発
生回路を構成したのでメモリデータの冗長性を取り除く
ことができ、R′6Mが必要とするメモリ容量を小さく
することができるという効果がある。
第1図はこの発明の一実施例による制御信号発生回路を
示すブロック図、第2図は第1図の動作を説明する波形
図、第3図は従来の制御信号発生回路を示すブロック図
である。 図において、(1)はカウンタ、(2)は種類別ビット
パターンROM 、 (3)はビットパターン選択RA
Mを示す。 なお、図中、同一符号は同一、又は相当部分を示す。 第1図 第2図 第3図 手 続 補 正 書(自 発) 1゜ 事件の表示 特願平 154613号 2゜ 発明の名称 制御信号発生回路 3゜ 補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目2番3号
名 称 (601)三菱電機株式会社代表者志岐守哉 4゜ 代 埋入 住 所 東京都千代田区丸の内二丁目2番3号 5、補正の対象 明細書の発明の詳細な説明の欄。 6、補正の内容 (1)明細書第6頁第6行の 「記憶して置く。」を 「記憶しておく。」と訂正する。 (2)明細書第6頁第9行の 「記憶して置く。」を 「記憶しておく。」と訂正する。 (3)明細書第6頁第12行の 「切り換えて置く。」を 〔切り換えておく。」と訂正する。
示すブロック図、第2図は第1図の動作を説明する波形
図、第3図は従来の制御信号発生回路を示すブロック図
である。 図において、(1)はカウンタ、(2)は種類別ビット
パターンROM 、 (3)はビットパターン選択RA
Mを示す。 なお、図中、同一符号は同一、又は相当部分を示す。 第1図 第2図 第3図 手 続 補 正 書(自 発) 1゜ 事件の表示 特願平 154613号 2゜ 発明の名称 制御信号発生回路 3゜ 補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目2番3号
名 称 (601)三菱電機株式会社代表者志岐守哉 4゜ 代 埋入 住 所 東京都千代田区丸の内二丁目2番3号 5、補正の対象 明細書の発明の詳細な説明の欄。 6、補正の内容 (1)明細書第6頁第6行の 「記憶して置く。」を 「記憶しておく。」と訂正する。 (2)明細書第6頁第9行の 「記憶して置く。」を 「記憶しておく。」と訂正する。 (3)明細書第6頁第12行の 「切り換えて置く。」を 〔切り換えておく。」と訂正する。
Claims (1)
- R@o@Mに記憶したメモリデータを読み出すことによ
り、制御信号を発生させる制御信号発生回路において、
発生させる複数の制御信号を1単位時間毎に時分割して
得られる信号値の組合せのビットパターンを分類し重複
することなく1種類ずつ記憶したR@o@Mと、前記ビ
ットパターンを選択的に読み出すために前記R@o@M
のアドレスを対応させ記憶したR@o@Mとの2段のR
@o@Mで構成したことを特徴とする制御信号発生回路
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2154613A JPH0445608A (ja) | 1990-06-12 | 1990-06-12 | 制御信号発生回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2154613A JPH0445608A (ja) | 1990-06-12 | 1990-06-12 | 制御信号発生回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0445608A true JPH0445608A (ja) | 1992-02-14 |
Family
ID=15588016
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2154613A Pending JPH0445608A (ja) | 1990-06-12 | 1990-06-12 | 制御信号発生回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0445608A (ja) |
-
1990
- 1990-06-12 JP JP2154613A patent/JPH0445608A/ja active Pending
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