JPH01234948A

JPH01234948A - メモリバンクのｒａｍクリア回路

Info

Publication number: JPH01234948A
Application number: JP6217488A
Authority: JP
Inventors: Hisashi Sato; 寿佐藤; Kimio Watanabe; 君夫渡辺
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-03-16
Filing date: 1988-03-16
Publication date: 1989-09-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕ＣＰＵによって制御されデータを書込み読出す複数ペー
ジのＲＡＭからなるメモリバンクの各ＲＡＭに対して該
ＣＰｕからアドレスとコントロール信号を受けて各ＲＡ
Ｍのチップを捕捉するチップセレクト制御信号を発生す
るバンク制御回路の出力によりメモリバックの各ＲＡＭ
へのデータの書込み読出しを制御するメモリバンクの制
御回路に関し、メモリバンクのＲＡＭ０書込データを零
にしてクリアする場合のクリア時間の短縮を目的とし、
バンク制御回路の発生したチップセレクト制御信号を外
部命令Ｃによりゲート処理して該メモリバンクの第１ペ
ージのＲＡＭのチップセレクト制御信号Ｃ１と同期した
全ページ分の制御符号Ｃｏｌ　＝Ｃｏｎを並列に出力す
るゲート回路を設け、外部命令Ｃの零符号により該ゲー
ト回路の出力Ｃｏ１〜Ｃｏｎの全符号を零として該メモ
リバンクの全ページの書込データを同時に零とするよう
に構成する。

〔産業上の利用分野〕

本発明はＣＰＵによって制御されるＲＡＭが複数ページ
からなるメモリバンクの各ＲＡＭのチップを選択して、
各ＲＡ）ｔにアクセスするメモリバンクの制御回路に関
し、特にメモリバンクの全部のＲＡＭ。

書込データの全てを零符号とするクリア回路に関する。

メモリバンクのＲＡＭクリア回路としては、全ページの
ＲＡＭのクリアに要する時間が短いことが望まれている
。

〔従来の技術〕

従来のメモリバンク制御によるＲＡＭのクリア回路は、
第４図に示す如（、複数ｎページのメモリバンク１のＲ
ＡＭ　１１＝ＲＡＭ１ｎに対するデータのアドレスとコ
ン１−ロール信号を、ＣＰＩＪ　２から、バンク制御回
路３へ入力し、該バンク制御回路３において、メモリバ
ンクｌのＲＡＭ　１１〜ＲΔ旧ｎの各々に対するチップ
セレクト信号ＣＩ＝Ｃｎを発生し、該チップセレクト信
号Ｃ１〜Ｃｎにより、ｎページのメモリバンク１のＲＡ
Ｍ　１１〜ＲＡＭＩｎのチップを順次に選１尺して、１
ページずつデータを書込み読出すが、メモリバンク１を
クリアする時には、バンク制御回路３からメモリバンク
ｌのＩ？ＡＭ　１１〜ＲＡＭ１ｎへ符号“０”を１ペー
ジずつ書込み、１ページずつクリアして行く構成になっ
ている。

［発明が解決しようとする課題〕従来のバンク制御によるＲＡＭのクリア回路は、上述の
如く、バンク制御回路３において発生（、たチップセレ
クト信号ＣＩ＝Ｃｎにより、ｎページのメモリバンク１
のＲＡＭ　１１〜ＲＡＭ１ｎを順次１ページずつアクセ
スして、符号“０″を１ページずつ書込みクリアするの
で、同時に２ペ一ジ以上のＲＡＭのクリア処理が出来な
い。その為、ｎページのメモリバンクｌのＲＡＭ　１ｌ
−ＲＡ旧ｎをクリアするには、１ペ一ジ分の処理時間ｔ
のｎ倍の時間ｎｔを必要とする。従ってページ数ｎの多
いメモリバンクのクリア時間が長くなり過ぎるという問
題がある。

〔課題を解決するための手段〕

この問題は、ｎページ構成のメモリバンクの１？ＡＭを
クリアする時、先ず、外部命令Ｃによりバンク制御回路
３の出力するチップセレクト用の制御信号Ｃ１〜Ｃｎを
ゲート処理するゲート回路４を設け、該ゲート回路４の
ｎ個の出力符号Ｃｏ１〜Ｃｏｎの全てが同時に、バンク
制御回路３の出力する第１ページＲＡＭのチップセレク
ト制御信号ＣＩに一致する同期した符号となるように構
成して、該ゲート回路４の並列の出力符号Ｃｏ１〜Ｃｏ
ｎにより　、ｎページの全ページのチップを同時に選択
させ、外部命令Ｃを零符号とすることにより、メモリバ
ンクｌの全ページＲＡＭ　１１　Ｐ−ＲＡ旧ｎに同時に
符号零を書き込ませてクリアするように構成する本発明
によって解決される。

本発明のメモリバンクのＲＡ？Ｉクリア回路の構成を示
す第１図の原理図において、ｌは、複数ｎページのＲＡＭからなるメモリバンク、１
１〜ｉｎはメモリバンクｌを構成する複数ｎページのＲ
ＡＭ、 ′　２は、メモリバンク１の複数ｎページのＲＡＭＩＩ
〜Ｉｎに、アドレスによりデータを書込み読出すＣＰｕ
、３は、ＣＰ［Ｉ　１から、データのアドレスとコント
ロール信号を受けて、メモリバンクｌの　複数ｎページ
のＲＡＭＩＩ〜ｉｎの各ＲＡＭにアクセスするための、
時間的に順次シフトしたチップセレクト制御信号ＣＩ＝
Ｃｎを発生するバンク制御回路、４は、バンク制御回路
３０発生したチップセレクト制御信号Ｃ１〜Ｃｎを、外
部命令Ｃによりゲート処理して、バンク制御回路３の出
力する第１ページ１１１Ｍのチップセレクト制御信号Ｃ
１と時間位置が一致する同期したｎ個の制御符号Ｃｏｌ
　ｘＣｏｎを並列に出力するゲート回路である。

そして、ゲート回路４の出力Ｃｏ１〜Ｃｏｎにより、メ
モリバンクｌのｎページのＲＡＭの全ページのチツブを
同時に選択して、外部命令Ｃを符号零とすることにより
、メモリバンク１のｎページのＲＡＭの全ページに符号
零を書き込んでクリアするように構成する。

〔作用〕

ＣＰｔ１２は、メモリバンクｌのｎ個のＲＡＭＩＩ〜Ｒ
ＡＭＩｎのアドレスをバンク制御回路３とゲート回路４
を介して指定し、データを書込み読出す。

バンク制御回路３は、ＣＰＵ　２から、そのデータのア
ドレスとコントロール信号を受けて、メモリバンク１の
ｎ個のＲＡＭＩＩ〜Ｉｎの各のチップをセレクトする制
御信号として、時間的に順次シフトした制御信号Ｃ１”
Ｃｎを発生してゲート回路４へ出力する。

ゲート回路４は、バンク制御回路３からのチップセレク
ト制御符号Ｃ１＝Ｃｎを、外部命令Ｃによりゲート処理
して、その出力のｎ個の制御符号Ｃｏ１〜Ｃｏｎを、バ
ンク制御回路３の出力の第１ページ！？ＡＭのチップセ
レクト制御符号Ｃ１と同期したｎ個の符号Ｃｏ１〜Ｃｏ
ｎとして並列に出力する。

ゲート回路４の並列の出力符号Ｃｏ１〜Ｃｏｎは、メモ
リバンクｌのｎページのＲＡＭＩＩ　〜ＲＡＭＩｎの全
ページのチップセレクト端子ＣＳに同時に供給され、ｎ
ページのＲＡＭＩＩ　＝ＲＡＭＩｎの全ページのチップ
を同時に選択するようになる。そこで外部命令Ｃを零符
号とすることにより、全ページにデータ零を同時に書き
込み同時にクリアする。従って、ｎページのメモリバン
ク１のＲＡＭ　１１〜ＲＡＭＩｎをクリアするのに要す
る時間は、１ペ一ジ分の処理時間ｔだけで済むことにな
る。

従ってページ数ｎの多いメモリバンクでも、そのＲＡＭ
のクリアに要する時間は、１ペ一ジ分の処理時間りだけ
で済み、クリア時間が長くなり過ぎるという問題は解決
される。

〔実施例〕

第２図は本発明の実施例のメモリバンクのＲＡＭクリア
回路の構成を示すブロック図であって、第３図はその動
作を説明するためのタイムチャートである。

第２図のブロック図において、メモリバンク１は、ｎペ
ージＲＡＭのＲＡＭｌｌ−ＲＡＭＩｎで構成され、ＣＰ
Ｕ　２は、例えば１６ビツトｃｐｔ＋で構成され１、メ
モリバンクｌのｎ個のＲＡＭＩＩ〜　ＲＡＭＩｎのアド
レスをバンク制御回路３とゲート回路４を介して指定し
、双方向バッファＩＯを介してデータを書込み読出す。

バンク制御回路３は、ＣＰＵ　２から、データのアドレ
スとコントロール信号を受けて、メモリバンク１のｎ個
のＲＡＭＩＩ〜Ｉｎの各のチップセレクト用の制御信号
０１〜Ｃｎとして、第３図のタイムチャートの■−１〜
■−ｎに示す如き、時間的に順次シフトしたパルス幅Ｔ
の符号０１〜Ｃｎを発生してゲート回路４へ出力する。

ゲート回路４はアンドゲート４１１．４２Ｌ　４３Ｌ　
４ｎｌとオアゲート４２２．４３２．４ｎ２から構成さ
れ、アンドゲート４１１．４２１，４３Ｌ４ｎｌは、バ
ンク制御回路３からの第１ページＲＡＭ　１１に対する
チップセレクト制御信号Ｃ１を、第３図■に示す如き、
前記チップセレクト制御信号Ｃ１より早く立上がり遅く
立下がるパルス幅Ｔｃｓの外部命令Ｃによりアンド処理
して第３図■の出力へを出力し、オアゲート４２２，４
３２゜４ｎ２は、アントゲ−）４２１，４３１．４ｎｌ
の出力へとバンク制御回路３からの第２ページＲＡＭ　
１２乃至第ｎページＲＡＭ　ｉｎへのチップセレクト制
御信号Ｃ２〜Ｃｎとをオア処理して、第３図■に示す如
く、■−１の０１と同一時刻に同一のパルス幅Ｔの出力
を得る。

そして第１ページＲＡＭ　１１に対しては、チップセレ
クト制御信号ＣＩに対するアンドゲート４１１の出力へ
を制御卸符号Ｃｏｌ　としてＲＡＭ　１１のチップセレ
クト端子ｃｓへ出力し、第２ページＲｘＭ１２に対して
は、オアゲート４２２の出力を制御符号Ｃｏ２としてＲ
ＡＭ１２のチップセレクト端子ｃｓへ出力する。

以下同様に、第ｎページＲＡＭ　Ｉｎに対しては、オア
ゲート４ｎ２の出力を制御符号ＣｏｎとしてＲＡＭ　Ｉ
ｎのチップセレクト端子ｃｓへ出力して、ゲート回路４
の出力の制御符号Ｃｏ１〜Ｃｏｎは、メモリバンクｌの
ｎページＲＡＭＩＩ〜ＲＡＭＩｎのアト°ルスとなる。

そして外部命令Ｃとして符号零を入力すれば、ゲート回
路４の出力の制御符号Ｃｏｌ　＝Ｃｏｎは、同時に符号
雰のアドレスを出力してメモリバンク１のｎページＲＡ
ＭＩＩ〜ＲＡＭ１ｎのチップセレクト端子ｃｓへ出力さ
れ、データ零が、メモリバンク１のｎページＲＡ旧１〜
ＲＡＭＩｎに同時に書き込まれて、メモリバンク１のク
リアが一挙動で完了する。

従って第２図の本発明の実施例のメモリバンクの制御回
路のＲＡＭのクリア回路は、ｎページのメモリバンク１
のＲＡＭ　１１〜ＲＡＭ１ｎを、ゲート回路４の出力の
同期した制御符号Ｃｏｌ、Ｃｏ２．Ｃｏ３．Ｃｏｎによ
って同時にクリアするので、メモリバンク１の全ページ
をクリアするのに、ＲＡＭ　１個の１ペ一ジ分の処理時
間りだけで済み、クリアに要する時間が短くて問題は無
い。

〔発明の効果〕

以上説明した如く、本発明によれば、複数ページのメモ
リバンクのクリアに要する時間が１ペ一ジ分の処理時間
だけで済むので、ページ数の多いメモリバンクを使用し
たディジタル制御装置において、装置の電源投入時など
の初期設定のためのクリアに要する時間を短縮できて装
置の運用を円滑にする効果が得られる。

クリア回路の構成を示すブロック図、第３図は本発明の実施例の動作を説明するためのブロッ
ク図である。

図において、 ■は、メモリバンク、１１〜１ｎは、ＲＡＭ、２は、ＣＰロ　、３は、バンク制御回路、４は、ゲート回路、４１１．４２１，４３Ｌ４ｎｌはアンドゲート、４２２
、４３２．４ｎ２はオアゲートである。

Claims

【特許請求の範囲】ＣＰＵ（２）によって制御されデータを書込み読出す複
数ページのＲＡＭ（１１、１ｎ）からなるメモリバンク
（１）の各ＲＡＭに対して、該ＣＰＵ（２）からアドレ
スとコントロール信号を受けて該ＲＡＭ（１１、１ｎ）
のチップを捕捉するチップセレクト制御信号（Ｃ１、Ｃ
ｎ）を発生するバンク制御回路（３）の出力により、該
メモリバンク（１）の各ＲＡＭ（１１、１ｎ）へのデー
タの書込み読出しを制御するメモリバンクの制御回路に
おいて、該バンク制御回路（３）の発生したチップセレクト制御
信号（Ｃ１、Ｃｎ）を外部命令（Ｃ）によりゲート処理
して該メモリバンク（１）の第１ページのＲＡＭ（１１
）のチップセレクト制御信号（Ｃ１）と同期した全ペー
ジ分の制御符号（Ｃｏ１〜Ｃｏｎ）を並列に出力するゲ
ート回路（４）を設け、外部命令（Ｃ）の零符号により該ゲート回路（４）の出
力（Ｃｏ１〜Ｃｏｎ）の全符号を零として該メモリバン
ク（１）の全ページの書込データを同時に零とすること
を特徴としたメモリバンクのＲＡＭクリア回路。