JPH0437585B2 - - Google Patents
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- JPH0437585B2 JPH0437585B2 JP58098351A JP9835183A JPH0437585B2 JP H0437585 B2 JPH0437585 B2 JP H0437585B2 JP 58098351 A JP58098351 A JP 58098351A JP 9835183 A JP9835183 A JP 9835183A JP H0437585 B2 JPH0437585 B2 JP H0437585B2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
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- H01L23/12—Mountings, e.g. non-detachable insulating substrates
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は、高密度実装に適した半導体装置およ
びその製造方法に関する。
びその製造方法に関する。
従来例の構成とその問題点
近年、機器の小型化・薄型化に伴い高密度実装
技術が強く要望されるようになつて来た。そのた
めに半導体素子の接続にもワイヤレスボンデイン
グ技術が広く使用されるようになつて来た。
技術が強く要望されるようになつて来た。そのた
めに半導体素子の接続にもワイヤレスボンデイン
グ技術が広く使用されるようになつて来た。
第１図はフリツプチツプ実装方式を説明するた
めの断面図である。第１図において、１は半導体
素子、２は半田バンプ、３は基板、４は導体配
線、５は半田バンプ２が導体配線４に接続される
領域である。第１図の例では、半導体素子１の電
極（図示せず）の上に半田バンプ２が形成されて
いるため、基板３へ多数個の半導体素子１を高密
度に実装することができる。しかしながら、この
場合、半田バンプ２を導体配線４に位置合わせす
る際、半田バンプ２の位置が半導体素子１に隠れ
てしまうため位置合わせが困難である。
めの断面図である。第１図において、１は半導体
素子、２は半田バンプ、３は基板、４は導体配
線、５は半田バンプ２が導体配線４に接続される
領域である。第１図の例では、半導体素子１の電
極（図示せず）の上に半田バンプ２が形成されて
いるため、基板３へ多数個の半導体素子１を高密
度に実装することができる。しかしながら、この
場合、半田バンプ２を導体配線４に位置合わせす
る際、半田バンプ２の位置が半導体素子１に隠れ
てしまうため位置合わせが困難である。
第２図はTAB実装された半導体素子の断面図
である。第２図において、６は半導体素子、７は
半導体素子６の電極上に形成された金突起電極、
８は錫メツキされた銅リード、９はポリイミドフ
イルム、１０は外部回路と接続するための外部リ
ードである。この場合、半導体素子６と銅リード
８の先端とは金突起電極７を介して合金接続され
るため、その信頼性は極めて高いとされている。
である。第２図において、６は半導体素子、７は
半導体素子６の電極上に形成された金突起電極、
８は錫メツキされた銅リード、９はポリイミドフ
イルム、１０は外部回路と接続するための外部リ
ードである。この場合、半導体素子６と銅リード
８の先端とは金突起電極７を介して合金接続され
るため、その信頼性は極めて高いとされている。
また第２図のTAB実装された半導体素子を基
板に搭載した例を第３図に示した。第３図におい
て、１１は基板、１２は導体配線、１３は外部リ
ード、１４は半導体素子６を基板１１に固定する
接着剤または半田等の固定剤である。このように
銅リード８は一度フオーミングされ、外部リード
１３が導体配線１２に接続される。また必要に応
じて、半導体素子６は接着剤、半田等の固定剤１
４を用いて基板１１に固定される。しかしなが
ら、この場合、銅リード８をフオーミングしなけ
ればならず、また銅リード８を所定の形状に維持
した状態でのハンドリングが極めて困難である。
板に搭載した例を第３図に示した。第３図におい
て、１１は基板、１２は導体配線、１３は外部リ
ード、１４は半導体素子６を基板１１に固定する
接着剤または半田等の固定剤である。このように
銅リード８は一度フオーミングされ、外部リード
１３が導体配線１２に接続される。また必要に応
じて、半導体素子６は接着剤、半田等の固定剤１
４を用いて基板１１に固定される。しかしなが
ら、この場合、銅リード８をフオーミングしなけ
ればならず、また銅リード８を所定の形状に維持
した状態でのハンドリングが極めて困難である。
以上のように、第１図に示したフリツプチツプ
実装方式および第２図に示したTAB方式のいず
れも、平面的な配置において実装密度を向上させ
ているに過ぎず、半導体素子を大量に使用する半
導体記憶装置や電子計算機などでは半導体素子を
平面的に実装した回路基板を多数枚筐体に取りつ
けて実装密度の向上を図つている。
実装方式および第２図に示したTAB方式のいず
れも、平面的な配置において実装密度を向上させ
ているに過ぎず、半導体素子を大量に使用する半
導体記憶装置や電子計算機などでは半導体素子を
平面的に実装した回路基板を多数枚筐体に取りつ
けて実装密度の向上を図つている。
発明の目的
本発明は、回路基板へ半導体素子を高密度に実
装することのできる半導体素子を立体的に積み重
ねた半導体装置を提供することを目的とする。
装することのできる半導体素子を立体的に積み重
ねた半導体装置を提供することを目的とする。
発明の構成
本発明は、枠体の内方向に突出したリードの先
端に半導体素子の電極を接続し、枠体の外方向に
突出したリードを折り曲げて枠体側面に固定した
形態の半導体部品を複数個積み重ね、必要とする
リード間を枠体側面で相互接続した半導体装置お
よびその製造方法を提供するものである。
端に半導体素子の電極を接続し、枠体の外方向に
突出したリードを折り曲げて枠体側面に固定した
形態の半導体部品を複数個積み重ね、必要とする
リード間を枠体側面で相互接続した半導体装置お
よびその製造方法を提供するものである。
実施例の説明
以下本発明の一実施例について、図面を参照し
ながら説明する。
ながら説明する。
第４図は本発明の一実施例における半導体装置
に使用する半導体部品の断面図である。第４図に
おいて、２１は半導体素子、２２はポリイミド樹
脂等で造られた枠体、２３はリード、２４は外部
リード、２５は突起電極、２６は保護用の樹脂で
ある。なおリード２３および外部リード２４は錫
メツキされた銅リードであり、リード２３の先端
部に突起電極２５を介して半導体素子２１が接続
されている。また外部リード２４は枠体２２の周
縁部で折り曲げられ、枠体側面に固定されてい
る。なお半導体素子２１を上面と下面は樹脂２６
で被覆され保護されている。なお外部リード２４
の端部は、このような半導体部品を積み重ねるこ
とを考慮して枠体２２の底面より上に来ることが
望ましい。同様の理由で半導体素子２１も枠体２
２の厚さ以内に納めることが望ましい。
に使用する半導体部品の断面図である。第４図に
おいて、２１は半導体素子、２２はポリイミド樹
脂等で造られた枠体、２３はリード、２４は外部
リード、２５は突起電極、２６は保護用の樹脂で
ある。なおリード２３および外部リード２４は錫
メツキされた銅リードであり、リード２３の先端
部に突起電極２５を介して半導体素子２１が接続
されている。また外部リード２４は枠体２２の周
縁部で折り曲げられ、枠体側面に固定されてい
る。なお半導体素子２１を上面と下面は樹脂２６
で被覆され保護されている。なお外部リード２４
の端部は、このような半導体部品を積み重ねるこ
とを考慮して枠体２２の底面より上に来ることが
望ましい。同様の理由で半導体素子２１も枠体２
２の厚さ以内に納めることが望ましい。
次に第４図に示した半導体部品の製造方法につ
いて第５図ａ〜ｃを参照しながら説明する。これ
らの図において、第４図と同一箇所には同一符号
を付して説明を省略する。第５図ａは、一般に
TAB方式に使用されるキヤリテープの要部断面
図である。絶縁性樹脂からなる枠体２２の主面に
リード２３が固定されている。Ａ、Ｂはリード切
断箇所を示している。第５図ｂに示すように、キ
ヤリヤテープの枠体２２で囲まれた部分に半導体
素子２１を収納し、枠体２２の内方向に突出した
リード２３の先端部に突起電極２５を介して半導
体素子２１の電極が接続されている。さらに半導
体素子２１の上面と下面は保護用の樹脂２６で被
覆されている。リード２３は第５図ａに示すＡ，
Ｂの位置で切断される。次に第５図ｃに示すよう
に、リード２３の枠体２２から外方へ突出した部
分を折り曲げて枠体側面に接着固定し、その部分
を外部リード２４とする半導体部品ができる。
いて第５図ａ〜ｃを参照しながら説明する。これ
らの図において、第４図と同一箇所には同一符号
を付して説明を省略する。第５図ａは、一般に
TAB方式に使用されるキヤリテープの要部断面
図である。絶縁性樹脂からなる枠体２２の主面に
リード２３が固定されている。Ａ、Ｂはリード切
断箇所を示している。第５図ｂに示すように、キ
ヤリヤテープの枠体２２で囲まれた部分に半導体
素子２１を収納し、枠体２２の内方向に突出した
リード２３の先端部に突起電極２５を介して半導
体素子２１の電極が接続されている。さらに半導
体素子２１の上面と下面は保護用の樹脂２６で被
覆されている。リード２３は第５図ａに示すＡ，
Ｂの位置で切断される。次に第５図ｃに示すよう
に、リード２３の枠体２２から外方へ突出した部
分を折り曲げて枠体側面に接着固定し、その部分
を外部リード２４とする半導体部品ができる。
以上のようにして製作された半導体部品を基板
に実装した状態を第６図に示した。第６図におい
て、６１は基板、６２は基板６１の上に形成され
た導体配線、６３は半田付け部分、６４は第４図
に示す半導体部品である。半導体部品６４は基板
６１の上に搭載され、半田付け部分６３で外部リ
ード２４と導体配線６２とが接続される。このよ
うに半導体部品６４の外部リード２４の先端が枠
体２２の側面で留まつているために、半田付けの
際のリード間の半田ブリツジによる不良が減少す
る。
に実装した状態を第６図に示した。第６図におい
て、６１は基板、６２は基板６１の上に形成され
た導体配線、６３は半田付け部分、６４は第４図
に示す半導体部品である。半導体部品６４は基板
６１の上に搭載され、半田付け部分６３で外部リ
ード２４と導体配線６２とが接続される。このよ
うに半導体部品６４の外部リード２４の先端が枠
体２２の側面で留まつているために、半田付けの
際のリード間の半田ブリツジによる不良が減少す
る。
次に本発明の一実施例における半導体装置につ
いて、第７図を参照しながら説明する。第７図に
おいて、２１は半導体素子、２２は枠体、２４は
外部リードである。また７１，７２，７３は半導
体部品、７４ａ，７４ｂは半田付け箇所、７５は
接着剤である。第５図の工程を経て製作された半
導体部品７１，７２，７３が積み重ねられ、接着
剤７５で固定されており、第７図では半導体部品
７１の外部リード２４と半導体備品７２の外部リ
ード２４とが半田付け箇所７４ａで接続されてお
り、半導体部品７２の外部リード２４と半導体部
品７３の外部リード２４とが半田付け箇所７４ｂ
で接続されている例を示している。外部リード２
４の相互接続は第７図に示した箇所に限定される
ものではなく、またジヤンパー線を用いて半導体
部品７１と半導体部品７３の外部リード２４を接
続することができる。
いて、第７図を参照しながら説明する。第７図に
おいて、２１は半導体素子、２２は枠体、２４は
外部リードである。また７１，７２，７３は半導
体部品、７４ａ，７４ｂは半田付け箇所、７５は
接着剤である。第５図の工程を経て製作された半
導体部品７１，７２，７３が積み重ねられ、接着
剤７５で固定されており、第７図では半導体部品
７１の外部リード２４と半導体備品７２の外部リ
ード２４とが半田付け箇所７４ａで接続されてお
り、半導体部品７２の外部リード２４と半導体部
品７３の外部リード２４とが半田付け箇所７４ｂ
で接続されている例を示している。外部リード２
４の相互接続は第７図に示した箇所に限定される
ものではなく、またジヤンパー線を用いて半導体
部品７１と半導体部品７３の外部リード２４を接
続することができる。
発明の効果
以上のように本発明による半導体装置は、枠体
の側面に固定された外部リードを有する半導体部
品を積み重ね、必要とする外部リード同士を１個
の半導体部品内または異なる半導体部品間で接続
した構成を有しており、縦方向に積み重ねた構造
であるため実装密度が飛躍的に向上する。
の側面に固定された外部リードを有する半導体部
品を積み重ね、必要とする外部リード同士を１個
の半導体部品内または異なる半導体部品間で接続
した構成を有しており、縦方向に積み重ねた構造
であるため実装密度が飛躍的に向上する。
また本発明による半導体装置の製造方法では、
積み重ねる前の半導体部品の状態で機能検査が可
能であるため、積み重ねた後の半導体装置の歩留
まりが高い。
積み重ねる前の半導体部品の状態で機能検査が可
能であるため、積み重ねた後の半導体装置の歩留
まりが高い。
第１図はフリツプチツプ実装方式を説明するた
めの断面図、第２図はTAB実装された半導体素
子の断面図、第３図はTAB実装された半導体素
子を基板に搭載した例を示す断面図、第４図は本
発明の半導体装置に用いる半導体部品の断面図、
第５図ａ〜ｃは半導体部品の製造工程図、第６図
は半導体部品を基板に実装した例を示す断面図、
第７図は本発明の一実施例における半導体装置の
断面図である。 ２１……半導体素子、２２……枠体、２３……
リード、２４……外部リード、７１，７２，７３
……半導体部品、７４ａ，７４ｂ……半田付け箇
所、７５……接着剤。
めの断面図、第２図はTAB実装された半導体素
子の断面図、第３図はTAB実装された半導体素
子を基板に搭載した例を示す断面図、第４図は本
発明の半導体装置に用いる半導体部品の断面図、
第５図ａ〜ｃは半導体部品の製造工程図、第６図
は半導体部品を基板に実装した例を示す断面図、
第７図は本発明の一実施例における半導体装置の
断面図である。 ２１……半導体素子、２２……枠体、２３……
リード、２４……外部リード、７１，７２，７３
……半導体部品、７４ａ，７４ｂ……半田付け箇
所、７５……接着剤。
Claims (1)
- 【特許請求の範囲】 １ 枠体の一主面上に配設された電極端子の前記
枠体の内方向に突出した部分の先端に枠体内に収
納された半導体素子の電極が接続され、かつ前記
電極端子の枠体の外方向に突出した部分が前記枠
体の外周で折り曲げられて枠体側面に固定されて
なる半導体部品を複数個積み重ね、前記枠体側面
に固定された電極端子の内所望の電極端子間を相
互接続したことを特徴とする半導体装置。 ２ 半導体素子の底面が枠体の底面より突出して
いないことを特徴とする特許請求の範囲第１項記
載の半導体装置。 ３ 枠体の一主面上に配設された電極端子の枠体
の内方向に突出した部分の先端に枠体内に収納さ
れた半導体素子の電極を接続する工程と、前記枠
体の周縁を越えて延在する電極端子を所定の位置
で切断する工程と、枠体の外方向に突出した電極
端子を枠体の周縁で折り曲げて枠体側面に固定し
半導体部品となす工程と、前記半導体部品を複数
個積み重ね枠体側面に固定された電極端子の内所
望の電極端子間を相互接続する工程とを有する半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58098351A JPS59222947A (ja) | 1983-06-02 | 1983-06-02 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58098351A JPS59222947A (ja) | 1983-06-02 | 1983-06-02 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59222947A JPS59222947A (ja) | 1984-12-14 |
| JPH0437585B2 true JPH0437585B2 (ja) | 1992-06-19 |
Family
ID=14217469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58098351A Granted JPS59222947A (ja) | 1983-06-02 | 1983-06-02 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59222947A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06101493B2 (ja) * | 1986-03-28 | 1994-12-12 | 松下電器産業株式会社 | プラスチツクチツプキヤリア |
| US5138438A (en) | 1987-06-24 | 1992-08-11 | Akita Electronics Co. Ltd. | Lead connections means for stacked tab packaged IC chips |
| JP2507564B2 (ja) * | 1988-11-16 | 1996-06-12 | 株式会社日立製作所 | マルチチップ半導体装置とその製造方法 |
| JP2728432B2 (ja) * | 1988-06-08 | 1998-03-18 | 株式会社日立製作所 | マルチチツプ半導体装置 |
| JP2665914B2 (ja) * | 1987-12-28 | 1997-10-22 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
| JP2707673B2 (ja) * | 1989-01-20 | 1998-02-04 | オムロン株式会社 | Ｉｃモジュールおよびその製造方法 |
| JPH09260538A (ja) * | 1996-03-27 | 1997-10-03 | Miyazaki Oki Electric Co Ltd | 樹脂封止型半導体装置及び製造方法とその実装構造 |
| KR100447035B1 (ko) | 1996-11-21 | 2004-09-07 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 장치의 제조방법 |
| JP2001223323A (ja) | 2000-02-10 | 2001-08-17 | Mitsubishi Electric Corp | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57122559A (en) * | 1980-12-08 | 1982-07-30 | Gao Ges Automation Org | Integrated circuit module support |
-
1983
- 1983-06-02 JP JP58098351A patent/JPS59222947A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57122559A (en) * | 1980-12-08 | 1982-07-30 | Gao Ges Automation Org | Integrated circuit module support |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59222947A (ja) | 1984-12-14 |
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