JPH04364588A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH04364588A JPH04364588A JP3139020A JP13902091A JPH04364588A JP H04364588 A JPH04364588 A JP H04364588A JP 3139020 A JP3139020 A JP 3139020A JP 13902091 A JP13902091 A JP 13902091A JP H04364588 A JPH04364588 A JP H04364588A
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- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 238000007906 compression Methods 0.000 description 2
- 230000006835 compression Effects 0.000 description 2
- 238000013144 data compression Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
Landscapes
- Image Processing (AREA)
- Storing Facsimile Image Data (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、画像入力装置で画像入
力データを読み込み、読み込んだイメージデータを表示
装置に出力するＯＡ機器、ＦＡ機器等のデータ処理装置
に関する。
力データを読み込み、読み込んだイメージデータを表示
装置に出力するＯＡ機器、ＦＡ機器等のデータ処理装置
に関する。
【０００２】
【従来の技術】近年、データ処理装置としてのワードプ
ロセッサ、ＤＴＰ（ディスクトップパブリッシング）等
のＯＡ機器は、テキストデータ（文書）以外の画像をイ
メージスキャナー等の画像入力装置により、その出力の
画像入力データをイメージメモリに読み込み、読み込ん
だ画像データを、テキストと同様に編集することが可能
となってきた。そして、読み込んだ画像データを表示装
置に表示するとともに、画像入力データを圧縮してファ
イルとして保存する。
ロセッサ、ＤＴＰ（ディスクトップパブリッシング）等
のＯＡ機器は、テキストデータ（文書）以外の画像をイ
メージスキャナー等の画像入力装置により、その出力の
画像入力データをイメージメモリに読み込み、読み込ん
だ画像データを、テキストと同様に編集することが可能
となってきた。そして、読み込んだ画像データを表示装
置に表示するとともに、画像入力データを圧縮してファ
イルとして保存する。
【０００３】通常、高速読み込みを特長とするイメージ
スキャナーは、画像入力クロックに同期して画像入力デ
ータを１ビット（１ドット）単位に転送し、特にイメー
ジスキャナーから読み込む原稿が複数枚連続している場
合は、画像入力データは待機（ウエイト）させることが
出来ないため、１枚目の表示装置への表示と、圧縮後の
ファイルの転送時間は、決められた時間以内に処理する
必要がある。
スキャナーは、画像入力クロックに同期して画像入力デ
ータを１ビット（１ドット）単位に転送し、特にイメー
ジスキャナーから読み込む原稿が複数枚連続している場
合は、画像入力データは待機（ウエイト）させることが
出来ないため、１枚目の表示装置への表示と、圧縮後の
ファイルの転送時間は、決められた時間以内に処理する
必要がある。
【０００４】一般に、画像入力データは高解像度や、原
稿の読み取りサイズの拡大に伴い、数メガバイトの多大
なメモリを必要としているので、原稿の読み取り時間、
即ち画像入力データの高速処理も大切な技術である。
稿の読み取りサイズの拡大に伴い、数メガバイトの多大
なメモリを必要としているので、原稿の読み取り時間、
即ち画像入力データの高速処理も大切な技術である。
【０００５】
【発明が解決しようとする課題】画像入力データを読み
込んだイメージメモリ内のイメージデータは、ＣＲＴ等
の表示装置のビデオメモリへの入力処理と、ファイルと
して保存するための圧縮処理という２つの処理を行う必
要がある。
込んだイメージメモリ内のイメージデータは、ＣＲＴ等
の表示装置のビデオメモリへの入力処理と、ファイルと
して保存するための圧縮処理という２つの処理を行う必
要がある。
【０００６】表示装置のＣＲＴは画像入力装置と比較し
て解像度が劣っているため、ビデオメモリはイメージメ
モリと比べて容量が小さいので、ビデオメモリへの入力
処理は、ＣＰＵ、或いは専用のコントローラを用いてイ
メージデータの間引き処理をする必要がある。
て解像度が劣っているため、ビデオメモリはイメージメ
モリと比べて容量が小さいので、ビデオメモリへの入力
処理は、ＣＰＵ、或いは専用のコントローラを用いてイ
メージデータの間引き処理をする必要がある。
【０００７】また、イメージデータをファイルとして保
存するためには、イメージデータの圧縮のため間引き処
理を別途行う。これら２つの処理を従来はソフトウエア
で処理してきた。
存するためには、イメージデータの圧縮のため間引き処
理を別途行う。これら２つの処理を従来はソフトウエア
で処理してきた。
【０００８】この２つの処理は同一イメージメモリを使
用するので、処理が同時に起こると、１つのあるいは複
数個のコントローラが同一イメージメモリにアクセスす
るため、競合が盛んに発生し、２つの処理を調停する調
停回路により待機させられる待ち合わせ回数、待ち合わ
せ時間は多大なものとなり、決められた時間内に両者の
データ処理が終了せず、次の画像入力データ処理が行え
ないと言う不都合が問題が発生する。
用するので、処理が同時に起こると、１つのあるいは複
数個のコントローラが同一イメージメモリにアクセスす
るため、競合が盛んに発生し、２つの処理を調停する調
停回路により待機させられる待ち合わせ回数、待ち合わ
せ時間は多大なものとなり、決められた時間内に両者の
データ処理が終了せず、次の画像入力データ処理が行え
ないと言う不都合が問題が発生する。
【０００９】本発明はこのような問題点に鑑みなされた
もので、画像入力データを表示装置のビデオメモリへ入
力するための間引き処理を行う経路と、ファイルへの入
力のための圧縮を行う間引き処理を行うイメージメモリ
を独立して設けたデータ処理装置を提供することを目的
とする。
もので、画像入力データを表示装置のビデオメモリへ入
力するための間引き処理を行う経路と、ファイルへの入
力のための圧縮を行う間引き処理を行うイメージメモリ
を独立して設けたデータ処理装置を提供することを目的
とする。
【００１０】
【課題を解決するための手段】本発明の、中央処理装置
はＣＰＵイメージデータとＣＰＵビデオデータとを出力
し、画像入力装置は画像入力データと画像入力クロック
と画像入力ＨＳＹＮＣ信号とを出力し、該画像入力クロ
ックとＣＰＵイメージデータとにより前記画像入力デー
タをイメージデータとしてイメージメモリに転送するイ
メージメモリ制御装置と、前記画像入力データと画像入
力クロックと画像入力ＨＳＹＮＣ信号とを演算器に入力
・演算して間引きデータを形成し、該間引きデータと前
記ＣＰＵデータとによりビデオデータをビデオメモリに
表示データとして転送するビデオメモリ制御手段とを備
えたことを特徴とする。
はＣＰＵイメージデータとＣＰＵビデオデータとを出力
し、画像入力装置は画像入力データと画像入力クロック
と画像入力ＨＳＹＮＣ信号とを出力し、該画像入力クロ
ックとＣＰＵイメージデータとにより前記画像入力デー
タをイメージデータとしてイメージメモリに転送するイ
メージメモリ制御装置と、前記画像入力データと画像入
力クロックと画像入力ＨＳＹＮＣ信号とを演算器に入力
・演算して間引きデータを形成し、該間引きデータと前
記ＣＰＵデータとによりビデオデータをビデオメモリに
表示データとして転送するビデオメモリ制御手段とを備
えたことを特徴とする。
【００１１】
【作用】本発明によれば、表示装置のビデオメモリのた
め、画像入力装置から出力される画像入力データと画像
入力クロックとをイメージメモリと並行して演算器に入
力し、演算器で画像入力クロックを１つおきにサンプル
し、また画像入力ＨＳＹＮＣ信号より１行おきにライン
をサンプルして、ハードウエアで単純間引き演算を行い
、その結果の間引きデータをＣＰＵより出力するＣＰＵ
ビデオデータで競合、調停した制御でビデオメモリに表
示データを転送し、一方、別に設けられたイメージメモ
リはデータ圧縮に用いられ、圧縮されたイメージデータ
が転送される。
め、画像入力装置から出力される画像入力データと画像
入力クロックとをイメージメモリと並行して演算器に入
力し、演算器で画像入力クロックを１つおきにサンプル
し、また画像入力ＨＳＹＮＣ信号より１行おきにライン
をサンプルして、ハードウエアで単純間引き演算を行い
、その結果の間引きデータをＣＰＵより出力するＣＰＵ
ビデオデータで競合、調停した制御でビデオメモリに表
示データを転送し、一方、別に設けられたイメージメモ
リはデータ圧縮に用いられ、圧縮されたイメージデータ
が転送される。
【００１２】
【実施例】図１は本発明の一実施例の回路のブロック図
で、図２は本発明のハードウエアの間引き処理の原理図
である。図１において、１は画像入力装置、２はイメー
ジメモリ制御回路、３はイメージメモリ、４は演算器、
５は中央処理装置（以下ＣＰＵと記す）、６はビデオメ
モリ制御回路、７はビデオメモリであり、ａは画像入力
クロック、ｂは画像入力データ、ｃはイメージデータ、
ｄは間引きデータ、ｅはＣＰＵビデオデータ、ｆはＣＰ
Ｕイメージデータ、ｇは表示データ、ｈは画像入力ＨＳ
ＹＮＣ信号である。
で、図２は本発明のハードウエアの間引き処理の原理図
である。図１において、１は画像入力装置、２はイメー
ジメモリ制御回路、３はイメージメモリ、４は演算器、
５は中央処理装置（以下ＣＰＵと記す）、６はビデオメ
モリ制御回路、７はビデオメモリであり、ａは画像入力
クロック、ｂは画像入力データ、ｃはイメージデータ、
ｄは間引きデータ、ｅはＣＰＵビデオデータ、ｆはＣＰ
Ｕイメージデータ、ｇは表示データ、ｈは画像入力ＨＳ
ＹＮＣ信号である。
【００１３】図２（１）に画像入力クロックａと画像入
力データｂと画像入力ＨＳＹＮＣ信号ｈの時間の相互関
係を示し、同図（２）はビデオメモリ７の表示データｇ
の格納状態を示す。
力データｂと画像入力ＨＳＹＮＣ信号ｈの時間の相互関
係を示し、同図（２）はビデオメモリ７の表示データｇ
の格納状態を示す。
【００１４】画像入力装置１は画像入力クロックａ、画
像入力データｂ、画像入力ＨＳＹＮＣ信号ｈを出力する
。ＣＰＵ５はＣＰＵビデオデータｅ、ＣＰＵイメージデ
ータｆを出力する。イメージメモリ制御回路２は画像入
力装置１からの画像入力クロックａ、画像入力データｂ
と、ＣＰＵ５よりアクセス信号であるＣＰＵイメージデ
ータｆとのバスの競合、調停を行い、イメージメモリ３
のコマンド及びイメージデータｃの入力を制御する。
像入力データｂ、画像入力ＨＳＹＮＣ信号ｈを出力する
。ＣＰＵ５はＣＰＵビデオデータｅ、ＣＰＵイメージデ
ータｆを出力する。イメージメモリ制御回路２は画像入
力装置１からの画像入力クロックａ、画像入力データｂ
と、ＣＰＵ５よりアクセス信号であるＣＰＵイメージデ
ータｆとのバスの競合、調停を行い、イメージメモリ３
のコマンド及びイメージデータｃの入力を制御する。
【００１５】一方、演算器４は画像入力クロックａ，画
像入力データｂ、画像入力ＨＳＹＮＣ信号ｈを受けて、
ハードウエアの演算により単純間引きを行い、間引きデ
ータｄを出力する。ビデオメモリ制御回路６は間引きデ
ータｄと、ＣＰＵ５よりアクセス信号であるＣＰＵデビ
オデータｅとの競合、調停を行い、表示データｇをビデ
オメモリ７に出力する。
像入力データｂ、画像入力ＨＳＹＮＣ信号ｈを受けて、
ハードウエアの演算により単純間引きを行い、間引きデ
ータｄを出力する。ビデオメモリ制御回路６は間引きデ
ータｄと、ＣＰＵ５よりアクセス信号であるＣＰＵデビ
オデータｅとの競合、調停を行い、表示データｇをビデ
オメモリ７に出力する。
【００１６】ＣＰＵ５は画像入力装置１から画像入力デ
ータｂを読み込むか、読み込まないかで、ビデオメモリ
制御回路６，イメージメモリ制御回路２の優先処理の順
序を決める。画像入力装置１から画像入力データを読み
込まないときは、イメージメモリ制御回路２及びビデオ
メモリ制御回路６はイメージメモリ３及びビデオメモリ
７に対するＣＰＵ５からのアクセスを優先して処理する
。
ータｂを読み込むか、読み込まないかで、ビデオメモリ
制御回路６，イメージメモリ制御回路２の優先処理の順
序を決める。画像入力装置１から画像入力データを読み
込まないときは、イメージメモリ制御回路２及びビデオ
メモリ制御回路６はイメージメモリ３及びビデオメモリ
７に対するＣＰＵ５からのアクセスを優先して処理する
。
【００１７】また、処理入力装置１から画像入力データ
を読み込むときは、イメージメモリ制御回路２及びビデ
オメモリ制御回路６は該画像入力装置１からの入力を優
先して処理する。従って、該画像入力装置１より送られ
た画像入力クロックａ，画像入力データｂは前記イメー
ジメモリ制御回路２でもって、ＣＰＵイメージデータｆ
の競合の調整を行い、イメージメモリ３に対するメモリ
アドレス，コマンド，並びにイメージデータｃを制御し
て該イメージメモリ３にデータ転送を行う。
を読み込むときは、イメージメモリ制御回路２及びビデ
オメモリ制御回路６は該画像入力装置１からの入力を優
先して処理する。従って、該画像入力装置１より送られ
た画像入力クロックａ，画像入力データｂは前記イメー
ジメモリ制御回路２でもって、ＣＰＵイメージデータｆ
の競合の調整を行い、イメージメモリ３に対するメモリ
アドレス，コマンド，並びにイメージデータｃを制御し
て該イメージメモリ３にデータ転送を行う。
【００１８】一方、画像入力装置１より送られた画像入
力クロックａ，画像入力データｂ，画像入力ＨＳＹＮＣ
信号ｈにより、図２（１）で画像入力データｂの間引か
れた各データ１，２，・・・ｎ，ｎ＋１に対応する図２
（２）に示すビデオメモリの画素１，２，・・・ｎ，ｎ
＋１のように、演算器４で単純間引きを行い、その間引
きデータｄをビデオメモリ制御回路６に出力して、該ビ
デオメモリ制御回路６で、ビデオメモリ７に対してメモ
リアドレス，コマンド，間引きデータｄを出力する。
力クロックａ，画像入力データｂ，画像入力ＨＳＹＮＣ
信号ｈにより、図２（１）で画像入力データｂの間引か
れた各データ１，２，・・・ｎ，ｎ＋１に対応する図２
（２）に示すビデオメモリの画素１，２，・・・ｎ，ｎ
＋１のように、演算器４で単純間引きを行い、その間引
きデータｄをビデオメモリ制御回路６に出力して、該ビ
デオメモリ制御回路６で、ビデオメモリ７に対してメモ
リアドレス，コマンド，間引きデータｄを出力する。
【００１９】通常、該ビデオメモリ７は端末装置のＣＲ
Ｔ等に並行動作でアドレスされているため、読み取った
原稿を間引きされたデータが前記イメージメモリ３とは
独立に表示される。なお前記イメージメモリ３に転送さ
れた原稿の画像入力データは、転送が終わった領域から
圧縮或いはファイルへの転送など次の処理を行うことが
できる。
Ｔ等に並行動作でアドレスされているため、読み取った
原稿を間引きされたデータが前記イメージメモリ３とは
独立に表示される。なお前記イメージメモリ３に転送さ
れた原稿の画像入力データは、転送が終わった領域から
圧縮或いはファイルへの転送など次の処理を行うことが
できる。
【００２０】
【発明の効果】以上説明したように本発明のデータ処理
装置は、画像入力データのイメージデータはイメージメ
モリに転送され、イメージメモリはデータ圧縮にのみ用
いられる。一方、ビデオデータは画像入力データをハー
ドウエアの演算器で単純間引き演算を行って圧縮された
ビデオデータを形成して、その結果を直接ビデオメモリ
に転送され、表示装置に表示される。
装置は、画像入力データのイメージデータはイメージメ
モリに転送され、イメージメモリはデータ圧縮にのみ用
いられる。一方、ビデオデータは画像入力データをハー
ドウエアの演算器で単純間引き演算を行って圧縮された
ビデオデータを形成して、その結果を直接ビデオメモリ
に転送され、表示装置に表示される。
【００２１】この結果、画像入力データの表示、及びフ
ァイルへの入力処理を並行して競合なく行うことにより
画像入力装置から複数の原稿の連続したデータ転送に対
して高速なデータ処理を行うことができるようになった
。
ァイルへの入力処理を並行して競合なく行うことにより
画像入力装置から複数の原稿の連続したデータ転送に対
して高速なデータ処理を行うことができるようになった
。
【図１】本発明の一実施例の回路のブロック図である。
【図２】図１のハードウエアの間引き処理の原理図であ
る。
る。
１…画像入力装置、 ２…イメージメモリ制御回路、
３…イメージメモリ、４…演算器、 ５…ＣＰＵ
、 ６…ビデオメモリ制御回路、 ７…ビデオメモ
リ、ａ…画像入力クロック、 ｂ…画像入力データ、
ｃ…イメージデータ、 ｄ…間引きデータ、
ｅ…ＣＰＵビデオデータ、 ｆ…ＣＰＵイメージデー
タ、ｇ…表示データ、 ｈ…画像入力ＨＳＹＮＣ信号
。
３…イメージメモリ、４…演算器、 ５…ＣＰＵ
、 ６…ビデオメモリ制御回路、 ７…ビデオメモ
リ、ａ…画像入力クロック、 ｂ…画像入力データ、
ｃ…イメージデータ、 ｄ…間引きデータ、
ｅ…ＣＰＵビデオデータ、 ｆ…ＣＰＵイメージデー
タ、ｇ…表示データ、 ｈ…画像入力ＨＳＹＮＣ信号
。
Claims (1)
- 【請求項１】 中央処理装置はＣＰＵイメージデータ
とＣＰＵビデオデータとを出力し、画像入力装置は画像
入力データと画像入力クロックと画像入力ＨＳＹＮＣ信
号とを出力し、該画像入力クロックとＣＰＵイメージデ
ータとにより前記画像入力データをイメージデータとし
てイメージメモリに転送するイメージメモリ制御手段と
、前記画像入力データと画像入力クロックと画像入力Ｈ
ＳＹＮＣ信号とを演算器に入力・演算して間引きデータ
を形成し、該間引きデータと前記ＣＰＵビデオデータと
によりビデオデータをビデオメモリに表示データとして
転送するビデオメモリ制御手段とを備えたことを特徴と
するデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3139020A JPH04364588A (ja) | 1991-06-11 | 1991-06-11 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3139020A JPH04364588A (ja) | 1991-06-11 | 1991-06-11 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04364588A true JPH04364588A (ja) | 1992-12-16 |
Family
ID=15235606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3139020A Pending JPH04364588A (ja) | 1991-06-11 | 1991-06-11 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04364588A (ja) |
-
1991
- 1991-06-11 JP JP3139020A patent/JPH04364588A/ja active Pending
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