JPH04343105A

JPH04343105A - ビット演算処理装置

Info

Publication number: JPH04343105A
Application number: JP11466591A
Authority: JP
Inventors: Yasunori Kawada; 河田　泰紀
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1991-05-20
Filing date: 1991-05-20
Publication date: 1992-11-30
Anticipated expiration: 2014-11-08
Also published as: JP2973578B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ラダー・プログラムを
実行するプログラマブル・コントローラに設けられるビ
ット演算処理装置に関し、詳しくは、ビット演算処理を
高速化してスキャン・タイムを向上するように改善する
ものである。

【０００２】

【従来の技術】ファクトリー・オートメーション関連の
制御分野においては、きめ細かい制御、タクト・タイム
の短縮等が要求され、プログラマブル・コントローラの
動作速度の高速化が進んでいる。特に、プログラマブル
・コントローラに設けられ、コンパイルされたラダー・
プログラムについてビット演算処理を実行するビット演
算処理装置の処理速度は、処理ビット幅の拡張、クロッ
ク周波数の増加、高速メモリの採用、ＡＳＩＣ技術の利
用等により、着実に進歩してきている。

【０００３】プログラマブル・コントローラで処理され
る一般的なラダー・プログラムは、例えば図５のような
ものである。このようなラダー・プログラムは、通常、
プログラマブル・コントローラ内に設置されるビット演
算処理装置で実行される。実際には、ラダー・プログラ
ムはコンパイルされ、図６のようなニーモニック表現さ
れた後、ビット演算処理される。また、この中の１個の
プログラム命令につき、その命令コードは図７のように
構成される。即ち、図６における１行のプログラム命令
につき１ワード（１６ビット）で構成され、ＯＰコード
、オプション・コードＩ、ビット・フィールドＡから構
成される。オプション・コードＩには、“ＡＮＤ”命令
、“ＯＲ”命令等がコードとして設定され、ビット・フ
ィールドＡには、データＲＡＭ等に格納され処理に必要
なリレー・データ（入出力接点データ）１個を読み出す
ためのアドレスが設定される。

【０００４】

【発明が解決しようとする課題】従来の装置においては
、例えば、図６のようなプログラム命令列は、ステップ
数は計１６ステップ、処理速度は計１９クロック（ＯＵ
Ｔ命令は２クロック速度、それ以外の命令は１クロック
速度）であり、最近、種々のデバイスは進歩してきてい
るが、装置全体の処理速度は、結局、プログラム命令列
処理の際のリレー・データ、プログラム命令列等を格納
するメモリのリード／ライト・サイクルの速度により制
限されることになる。メモリには、きわめて高速なもの
も存在するが、価格が高い、消費電流が多い（プログラ
マブル・コントローラでは、通常、電池バック・アップ
が必要）等のため、プログラマブル・コントローラに、
このような高速メモリを用いるのは現実的ではない。

【０００５】本発明は、このような問題を解決すること
を課題とし、ビット演算を短縮化し、高速なビット演算
処理装置を実現することを目的とする。

【０００６】

【課題を解決するための手段】以上の課題を解決した本
発明は、ラダー・プログラムをコンパイルし、そのコン
パイル結果についてビット演算処理をするビット演算処
理装置において、使用頻度の高い複数のリレー・データ
を一度に読み込むようにプログラム命令に対応する命令
コード内のビット・フィールドにそのアドレス情報を設
定するとともに既に読み込まれている前記リレー・デー
タを使用する複数のプログラム命令を１個のプログラム
命令に圧縮するコンパイル手段と、前記リレー・データ
を格納するデータ・レジスタ・アレイと、前記データ・
レジスタ・アレイに格納された前記リレー・データを選
択出力するマルチプレクサ群と、前記プログラム命令及
び前記マルチプレクサ群で選択されたリレー・データに
従ってビット演算を行う演算部と、前記プログラム命令
を読み出し前記マルチプレクサ及び前記演算部を制御す
るコントローラとを備えるビット演算処理装置である。

【０００７】

【作用】本発明のビット演算処理装置は、コンパイル時
に使用頻度の高い複数のリレー・データを一度に読み込
むようにプログラム命令に対応する命令コード内のビッ
ト・フィールドにそのアドレス情報を設定し、既に読み
込まれているリレー・データを使用する複数のプログラ
ム命令を１個のプログラム命令に圧縮し、プログラム実
行時は、データ・レジスタ・アレイに格納されているリ
レー・データを選択出力してプログラム命令に従ってビ
ット演算を行う。

【０００８】

【実施例】本発明を実施したビット演算処理装置につい
て、図面を用いて説明する。本発明では、ラダー・プロ
グラムのコンパイル時に、使用頻度の高いリレー・デー
タを用いる複数のプログラム命令を１個のプログラム命
令に圧縮するようにコンパイルする。具体的には、図５
に示したようなラダー・プログラムをコンパイルする際
、図２のようなプログラム命令列にコンパイルする。例えば、通常形式のプログラム命令“ＬＤ　　Ｙ１０”
，“ＡＮＤ　　Ｘ１０”等の他に、第５行目のプログラ
ム命令“ＭＵＬ　　（ＡＮＤ　　Ｉ０２）（ＬＤ　　Ｙ
０１）（ＡＮＤ　　Ｘ０３）（ＯＲＬＤ　　）（ＡＮＤ
　　Ｉ０４）”及び第７行目のプログラム命令“ＭＵＬ
　　（ＬＤ　　Ｘ０１）（ＯＲ　　Ｉ０６）（ＯＲ　　
Ｉ０７）（ＯＲ　　Ｉ０８）（ＯＲ　　Ｉ０９）”のよ
うな圧縮命令を設定する。尚、圧縮命令を表わすニーモニックとして、ここで、新
たな命令コード“ＭＵＬ”を定義する。

【０００９】このため、本発明では図３に示すように、
通常の命令コードについては次のように改善する。即ち
、命令コード内のビット・フィールドＡ´をデータＲＡ
Ｍに格納される複数のリレー・データを読み出すための
アドレス設定領域とし、また、オプション・コードＩ内
にデスティネーション・アドレスＤ（例えば２ビットｄ
１，ｄ２）を設定し、このデスティネーション・アドレ
スＤを読み出した複数のリレー・データを後述するデー
タ・レジスタ・アレイに格納するための格納先アドレス
とする。例えば、図２の第１行目のプログラム命令“Ｌ
Ｄ　　Ｙ１０”、第２行目のプログラム命令“ＡＮＤ　
　Ｘ１０”等のプログラム命令を実行すると、ビット・
フィールドＡ´に設定したアドレス情報により、複数個
のリレー・データ（プログラム命令“ＬＤ　　Ｙ１０”
によりデータＲＡＭのアドレスＹ１〜Ｙ１６に格納され
るリレー・データ、プログラム命令“ＡＮＤ　　Ｘ１０
”によりデータＲＡＭのアドレスＸ１〜Ｘ１６に格納さ
れるリレー・データ等）をデータＲＡＭから一度に読み
出す。そして、読み出したリレー・データをオプション
・コードＩ内に設定したデスティネーション・アドレス
Ｄ（ｄ１，ｄ２）に従って後述するデータ・レジスタ・
アレイに格納する。更に、第１行目のプログラム命令“
ＬＤ　　Ｙ１０”であれば、ビット・フィールドＡ´内
に指定されるビット・アドレスＹ１０により、データ・
レジスタ・アレイからビット情報Ｙ１０を選択し、オプ
ション・コードＩ内の命令“ＬＤ”に対応するコードに
従ってビット演算を実行する。そして、第２行目のプロ
グラム命令“ＡＮＤ　　Ｘ１０”であれば、ビット・フ
ィールドＡ´内に指定されるビット・アドレスＸ１０に
より、データ・レジスタ・アレイからビット情報Ｘ１０
を選択し、オプション・コードＩ内の命令“ＡＮＤ”に
対応するコードに従ってビット演算を実行する。このよ
うにして、プログラム命令が実行される。

【００１０】また、図２の第５行目の圧縮命令“ＭＵＬ
（ＡＮＤ　　Ｉ０２）（ＬＤ　　Ｙ０１）（ＡＮＤ　　
Ｘ０３）（ＯＲＬＤ　　）（ＡＮＤ　　Ｉ０４）”は、
図４に示すような複数ワード（この例では３ワード）の
命令コードにより構成される。この命令コードにおいて
は、ＯＰコード、オプション・コードの次にこの“ＭＵ
Ｌ”命令内の第１命令“ＡＮＤ　　Ｉ０２”、第２命令
“ＬＤ　　Ｙ０１”、第３命令“ＡＮＤ　　Ｘ０３”、
第４命令“ＯＲＬＤ”、第５命令“ＡＮＤ　　Ｉ０４”
が設定される。第１命令“ＡＮＤ　　Ｉ０２”について
は、レジスタ・アドレスｒａにてデータ・レジスタ・ア
レイを指定し、ビット・アドレスＩ０２によりこのデー
タ・レジスタ・アレイに既に格納されているリレー・デ
ータ（ビット情報Ｉ０２）を指定する。そして、ＯＰコ
ード内に設定されている命令コード“ＡＮＤ”に従って
ビット演算を実行する。第２命令“ＬＤ　　Ｙ０１”も
同様に、レジスタ・アドレスｒａによりデータ・レジス
タ・アレイを指定し、ビット・アドレスＹ０１によりビ
ット情報Ｙ０１が指定され、“ＬＤ”命令が実行される
。第３命令“ＡＮＤ　　Ｉ０２”も同様に処理される。第４命令“ＯＲＬＤ”は単なる接続情報である。第５命
令“ＡＮＤ　　Ｉ０４”も同様に処理される。即ち、圧
縮命令“ＭＵＬ”を実行する際には、この命令“ＭＵＬ
”内に設定される各プログラム命令にて用いるリレー・
データは既にデータ・レジスタ・アレイに格納されてお
り、データ・レジスタ・アレイから必要なビット情報を
選択して処理をする。

【００１１】以下のプログラム命令も同様にして処理さ
れる。このように、圧縮命令“ＭＵＬ”（第５行目のプ
ログラム命令）の実行時は、必要なリレー・データＩ１
〜Ｉ１６，Ｙ０１〜Ｙ１６，Ｘ１〜Ｘ１６は既にデータ
・レジスタ・アレイに格納されているため、このデータ
・レジスタ・アレイから必要なビット情報を選択出力し
てそれぞれの命令を実行すればよく、データＲＡＭから
リレー・データを命令実行の都度読み出して処理する必
要はない。

【００１２】次に、以上のようなプログラム命令を処理
するためのハードウェア構成を図１に示し、説明する。図１において、本発明のビット演算処理装置は、リレー
・データを記憶するデータＲＡＭｍから外部データ・バ
スＤＢを介して複数のリレー・データを格納するデータ
・レジスタ・アレイ１、このデータ・レジスタ・アレイ
１に格納されたリレー・データ（ビット・データ）を選
択出力するマルチプレクサ２１，２２，…，２（ｎ−１
），２ｎよりなるマルチプレクサ群２、このマルチプレ
クサ群２から出力されたビット・データを演算処理する
演算部ＡＬＵ３、ラダー・プログラムを上記のような圧
縮命令を含むプログラム命令列に変換するコンパイル手
段４、プログラム命令列からの命令コードを一旦格納す
る命令レジスタ５、命令レジスタ５から命令コードを受
けパイプライン・レジスタｐｒを介してマルチプレクサ
群２及びＡＬＵ３を制御するコントローラ６、ＡＬＵ３
のビット演算処理を補助するスタック７，ＡＣＣ８から
構成される。

【００１３】このように構成された本発明装置の動作を
次に説明する。実行するラダー・プログラムは図５に示
したものとし、コンパイル手段４のコンパイル結果は図
２に示したプログラム命令列とする。はじめに、命令“
ＬＤ　　Ｙ１０”を読み出すと、命令レジスタ５に図３
に示すような命令コードが設定される。この命令コード
内のビット・フィールドのアドレスＡ´によりデータＲ
ＡＭｍからリレー・データＹ１〜Ｙ１６が読み出され、
命令コード内のオプション・コードに設定されるデステ
ィネーション・アドレスＤ（ｄ１，ｄ２）により、デー
タ・レジスタ・アレイ１の指定位置に格納される。　　
そして、コントローラ６によりマルチプレクサ群２が制
御され、ビット・フィールドの指定により、データ・レ
ジスタ・アレイ１からビット・データＹ１０がマルチプ
レクサ群２を介してＡＬＵ３に選択出力され、オプショ
ン・コード内にある命令コード“ＬＤ”に従い、この命
令を実行する。続く命令“ＡＮＤ　　Ｘ１０”を実行す
る際も同様にして、命令コード内のデスティネーション
・アドレスＤ及びビット・フィールドＡ´に従ってリレ
ー・データＸ１〜Ｘ１６がＲＡＭｍから読み出されてデ
ータ・レジスタ・アレイ１に格納される。そして、コン
トローラ６の制御によりマルチプレクサ群２から対応す
るビット・データＸ１０がＡＬＵ３に与えられ、スタッ
ク７、ＡＣＣ８とともに“ＡＮＤ”命令がＡＬＵ３にて
実行される。次の命令は、出力命令“ＯＵＴ　　Ｙ０１
”であるので、ＡＬＵ３から演算結果Ｙ０１が出力され
る。

【００１４】さて、次に読み出される圧縮命令“ＭＵＬ
　　（ＡＮＤ　　Ｉ０２）（ＬＤ　　Ｙ０１）（ＡＮＤ
　　Ｘ０３）（ＯＲＬＤ　　）（ＡＮＤ　　Ｉ０４）”
は、図４に示すような複数ワード（この例では３ワード
構成）の命令コードである。この命令コードは１ワード
ずつ命令レジスタ５に格納されるが、ＯＰコード、オプ
ション・コードにより、当該命令が圧縮命令であること
と何ワード構成かを指定される。第１命令“ＡＮＤ　　
Ｉ０２”実行の際は、コントローラ６の制御により、レ
ジスタ・アドレスｒａにてデータ・レジスタ・アレイ１
が指定されるとともに、ビット・アドレスＩ０２にて既
に格納済みのビット・データＩ０２がマルチプレクサ群
２で選択され、ＡＬＵ３に与えられてビット演算処理さ
れる。第２命令“ＬＤ　　Ｙ０１”も同様に、レジスタ
・アドレスｒａによりデータ・レジスタ・アレイ１のビ
ット情報Ｙ０１が選択出力され、ＡＬＵ３に与えられて
ビット演算処理がなされる。第３命令“ＡＮＤ　　Ｉ０
２”実行の際は図４の第２ワードが命令レジスタ５に設
定され、その処理は同様であり、第４命令“ＯＲＬＤ”
は単なる接続情報、第５命令“ＡＮＤ　　Ｉ０４”も同
様のビット演算処理が実行される。

【００１５】以下、同様の処理が繰り返されてプログラ
ム命令列が実行される。この結果、図２のプログラム列
のステップ数は１０、処理速度（クロック数）は１３と
なり、従来に比べて処理速度が格段に向上する。

【００１６】このように、従来は１命令毎にデータＲＡ
Ｍｍからリレー・データが読み出されて逐次演算処理が
なされていたが、本発明装置によれば、よく使用される
頻度の高い一連のリレー・データは処理の初期段階でデ
ータ・レジスタ・アレイ１に格納され、このデータ・レ
ジスタ・アレイ１から読み出されてビット演算されるた
め、データＲＡＭｍから逐次ビット情報を読み出すこと
はなく、その分、高速にビット情報を得ることができる
。

【００１７】

【発明の効果】以上述べたように、本発明のビット演算
処理装置によれば、使用する頻度の高い一連のリレー・
データを一度にデータ・レジスタ・アレイに取り込み、
更に複数命令を一つにまとめた圧縮命令により、このデ
ータ・レジスタ・アレイを直接読み出してビット演算処
理を行うので、メモリ・アクセスを最少限にすることで
処理速度を高速化できるとともに、命令メモリのサイズ
も小さくでき、安価なメモリを用いて装置を構成するこ
とにより、コスト低減を図ることができる。

【図面の簡単な説明】

【図１】本発明を実施したビット演算処理装置の構成ブ
ロック図である。

【図２】本発明装置が実行するラダー・プログラムの圧
縮表現によるニーモニックを表わす図である。

【図３】本発明装置にて使用される命令コードを表わす
図である。

【図４】本発明装置にて使用される複数命令を含む命令
コードを表わす図である。

【図５】本発明が対象とするラダー・プログラムの例で
ある。

【図６】図５に示したラダー・プログラムをコンパイル
した際のニーモックを表わす図である。

【図７】従来の装置で用いられる命令コードを表わす図
である。

【符号の説明】

１　　データ・レジスタ・アレイ２　　マルチプレクサ群２１，２２，２（ｎ−１），２ｎ　　マルチプレクサ３
　　演算部ＡＬＵ４　　コンパイル手段５　　命令レジスタ６　　コントローラ７　　スタック８　　ＡＣＣｍ　　ＲＡＭＤＢ　　外部データ・バスｐｒ　　パイプライン・レジスタ

Claims

【特許請求の範囲】

【請求項１】　　ラダー・プログラムをコンパイルし、
そのコンパイル結果についてビット演算処理をするビッ
ト演算処理装置において、使用頻度の高い複数のリレー
・データを一度に読み込むようにプログラム命令に対応
する命令コード内のビット・フィールドにそのアドレス
情報を設定するとともに既に読み込まれている前記リレ
ー・データを使用する複数のプログラム命令を１個のプ
ログラム命令に圧縮するコンパイル手段と、前記リレー
・データを格納するデータ・レジスタ・アレイと、前記
データ・レジスタ・アレイに格納された前記リレー・デ
ータを選択出力するマルチプレクサ群と、前記プログラ
ム命令及び前記マルチプレクサ群で選択されたリレー・
データに従ってビット演算を行う演算部と、前記プログ
ラム命令を読み出し前記マルチプレクサ及び前記演算部
を制御するコントローラとを備えるビット演算処理装置
。