JP2000347890A - 半導体装置のテストパタン生成方法およびテストパタン生成装置 - Google Patents
半導体装置のテストパタン生成方法およびテストパタン生成装置Info
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Abstract
(57)【要約】
【課題】 テストパタン作成の手間および時間を大幅に
削減することができる半導体装置のテストパターン生成
方法およびテストパターン生成装置を提供する。 【解決手段】 記憶部２１は、マクロ共通テストパタン
が書き込まれる記憶部、記憶部２２はＣＰＵシリーズ用
変換ライブラリが予め記憶される記憶部、記憶部２３は
製品用パラメータファイルが記憶される記憶部である。
テストパタンコンバータ２６は、操作部２５から入力さ
れたＣＰＵシリーズ名に基づいてＣＰＵシリーズ用変換
ライブラリから変換用データを読み出し、また、操作部
２５から入力された型番に基づいて、製品用パラメータ
ファイルから変換用データを読み出す。次に、マクロ共
通テストパタンを記憶部２１から順次読み出し、読み出
したパタンを、上述した変換用データによって変換して
製品用マクロテストパタンを作成し、記憶部２７に書き
込む。
削減することができる半導体装置のテストパターン生成
方法およびテストパターン生成装置を提供する。 【解決手段】 記憶部２１は、マクロ共通テストパタン
が書き込まれる記憶部、記憶部２２はＣＰＵシリーズ用
変換ライブラリが予め記憶される記憶部、記憶部２３は
製品用パラメータファイルが記憶される記憶部である。
テストパタンコンバータ２６は、操作部２５から入力さ
れたＣＰＵシリーズ名に基づいてＣＰＵシリーズ用変換
ライブラリから変換用データを読み出し、また、操作部
２５から入力された型番に基づいて、製品用パラメータ
ファイルから変換用データを読み出す。次に、マクロ共
通テストパタンを記憶部２１から順次読み出し、読み出
したパタンを、上述した変換用データによって変換して
製品用マクロテストパタンを作成し、記憶部２７に書き
込む。
Description
【０００１】
【発明の属する技術分野】この発明は、テストパタン作
成の手間および作成時間の削減を図った半導体装置のテ
ストパタン生成方法および装置に関する。
成の手間および作成時間の削減を図った半導体装置のテ
ストパタン生成方法および装置に関する。
【０００２】
【従来の技術】周知のように、１チップ・マイクロコン
ピュータには、チップ上に、ＣＰＵ（中央処理装置）、
メモリと共に、表示制御用のマクロ（回路ブロック）や
通信制御用のマクロ、タイママクロ等が搭載される。そ
して、この１チップマイクロコンピュータの生産工程に
おいては、ＣＰＵ、メモリと共にこれらのマクロの動作
テストが不可欠である。
ピュータには、チップ上に、ＣＰＵ（中央処理装置）、
メモリと共に、表示制御用のマクロ（回路ブロック）や
通信制御用のマクロ、タイママクロ等が搭載される。そ
して、この１チップマイクロコンピュータの生産工程に
おいては、ＣＰＵ、メモリと共にこれらのマクロの動作
テストが不可欠である。
【０００３】ところで、ＣＰＵには複数のシリーズがあ
り、シリーズ毎にビット数、命令コード等が異なってい
る。このため、従来のマクロテストにおいては、たとえ
マクロの構成が全く同一でも、そのマクロが搭載されて
いるチップのＣＰＵのシリーズが異なると、外部から加
えるべきテストパターンも異なることになり、新たなテ
ストパターンを作成する必要があった。なお、マクロに
直結するテスト用のバスをチップ内に設けることも考え
られるが、この場合、テスト端子が増加してしまう問題
が生じ、実用的ではない。
り、シリーズ毎にビット数、命令コード等が異なってい
る。このため、従来のマクロテストにおいては、たとえ
マクロの構成が全く同一でも、そのマクロが搭載されて
いるチップのＣＰＵのシリーズが異なると、外部から加
えるべきテストパターンも異なることになり、新たなテ
ストパターンを作成する必要があった。なお、マクロに
直結するテスト用のバスをチップ内に設けることも考え
られるが、この場合、テスト端子が増加してしまう問題
が生じ、実用的ではない。
【０００４】
【発明が解決しようとする課題】上述したように、従来
のマクロテストにおいては、ＣＰＵシリーズ毎にテスト
パターンを作成しなければならず、このための手間およ
び時間が膨大になる問題があった。この発明はこのよう
な事情を考慮してなされたもので、その目的は、テスト
パタン作成の手間および時間を大幅に削減することがで
きる半導体装置のテストパターン生成方法およびテスト
パターン生成装置を提供することにある。
のマクロテストにおいては、ＣＰＵシリーズ毎にテスト
パターンを作成しなければならず、このための手間およ
び時間が膨大になる問題があった。この発明はこのよう
な事情を考慮してなされたもので、その目的は、テスト
パタン作成の手間および時間を大幅に削減することがで
きる半導体装置のテストパターン生成方法およびテスト
パターン生成装置を提供することにある。
【０００５】
【課題を解決するための手段】請求項１に記載の発明
は、１チップに制御回路ブロックと、該制御回路ブロッ
クに接続された回路ブロックとを有する半導体装置の前
記回路ブロックの動作をテストするためのテストパタン
を生成するテストパタン生成方法であって、前記制御回
路ブロックの特性に対応するデータ変換ライブラリを参
照しながら、前記回路ブロックのテストのための共通パ
タンを変換して製品用テストパタンを生成することを特
徴とする半導体装置のテストパタン生成方法である。
は、１チップに制御回路ブロックと、該制御回路ブロッ
クに接続された回路ブロックとを有する半導体装置の前
記回路ブロックの動作をテストするためのテストパタン
を生成するテストパタン生成方法であって、前記制御回
路ブロックの特性に対応するデータ変換ライブラリを参
照しながら、前記回路ブロックのテストのための共通パ
タンを変換して製品用テストパタンを生成することを特
徴とする半導体装置のテストパタン生成方法である。
【０００６】請求項２に記載の発明は、請求項１に記載
の半導体装置のテストパタン生成方法において、前記半
導体装置は前記制御回路ブロック以外に１または複数の
回路ブロックを有し、前記各回路ブロックが共通周辺バ
スを介して前記制御回路ブロックに接続されていること
を特徴とする。
の半導体装置のテストパタン生成方法において、前記半
導体装置は前記制御回路ブロック以外に１または複数の
回路ブロックを有し、前記各回路ブロックが共通周辺バ
スを介して前記制御回路ブロックに接続されていること
を特徴とする。
【０００７】請求項３に記載の発明は、１つのチップ
に、中央処理装置と該中央処理装置に接続された少なく
とも１つの回路ブロックとを有する半導体装置の、前記
回路ブロックの動作をテストするテストパタンを生成す
るテストパタン生成方法であって、前記中央処理装置の
特性に対応するデータ変換ライブラリを参照しながら、
前記回路ブロックのテストのための共通パタンを変換し
て製品用テストパタンを生成することを特徴とする半導
体装置のテストパタン生成方法である。
に、中央処理装置と該中央処理装置に接続された少なく
とも１つの回路ブロックとを有する半導体装置の、前記
回路ブロックの動作をテストするテストパタンを生成す
るテストパタン生成方法であって、前記中央処理装置の
特性に対応するデータ変換ライブラリを参照しながら、
前記回路ブロックのテストのための共通パタンを変換し
て製品用テストパタンを生成することを特徴とする半導
体装置のテストパタン生成方法である。
【０００８】請求項４に記載の発明は、請求項３に記載
の半導体装置のテストパタン生成方法において、前記半
導体装置は共通周辺バスを有し、前記回路ブロックが前
記共通周辺バスを介して前記中央処理装置に接続されて
いることを特徴とする。請求項５に記載の発明は、請求
項２または請求項４に記載の半導体装置のテストパタン
生成方法において、前記データ変換ライブラリを参照し
ながら前記共通パタンを変換する際に、前記共通周辺バ
ス仕様の共通パタンを外部端子仕様のテストパタンへ変
換することを特徴とする。
の半導体装置のテストパタン生成方法において、前記半
導体装置は共通周辺バスを有し、前記回路ブロックが前
記共通周辺バスを介して前記中央処理装置に接続されて
いることを特徴とする。請求項５に記載の発明は、請求
項２または請求項４に記載の半導体装置のテストパタン
生成方法において、前記データ変換ライブラリを参照し
ながら前記共通パタンを変換する際に、前記共通周辺バ
ス仕様の共通パタンを外部端子仕様のテストパタンへ変
換することを特徴とする。
【０００９】請求項６に記載の発明は、請求項１〜請求
項５のいずれかの項に記載の半導体装置のテストパタン
生成方法において、前記製品用テストパタンを生成する
際に、製品固有の機能パラメータをも参照して生成する
ことを特徴とする。請求項７に記載の発明は、請求項１
〜請求項６のいずれかの項に記載の半導体装置のテスト
パタン生成方法において、前記製品固有の機能パラメー
タを参照して前記製品用マクロテストパタンを生成する
際に、前記共通パタンに含まれるアドレスを製品仕様の
アドレスに変換することを特徴とする。
項５のいずれかの項に記載の半導体装置のテストパタン
生成方法において、前記製品用テストパタンを生成する
際に、製品固有の機能パラメータをも参照して生成する
ことを特徴とする。請求項７に記載の発明は、請求項１
〜請求項６のいずれかの項に記載の半導体装置のテスト
パタン生成方法において、前記製品固有の機能パラメー
タを参照して前記製品用マクロテストパタンを生成する
際に、前記共通パタンに含まれるアドレスを製品仕様の
アドレスに変換することを特徴とする。
【００１０】請求項８に記載の発明は、請求項１〜請求
項７のいずれかの項に記載の半導体装置のテストパタン
生成方法において、前記製品固有の機能パラメータを参
照して前記製品用マクロテストパタンを生成する際に、
前記共通パタンに含まれる端子情報を製品仕様の端子情
報に変換することを特徴とする。
項７のいずれかの項に記載の半導体装置のテストパタン
生成方法において、前記製品固有の機能パラメータを参
照して前記製品用マクロテストパタンを生成する際に、
前記共通パタンに含まれる端子情報を製品仕様の端子情
報に変換することを特徴とする。
【００１１】請求項９に記載の発明は、１チップに制御
回路ブロックと、該制御回路ブロックに接続された回路
ブロックとを有する半導体装置の前記回路ブロックの動
作をテストするためのテストパタンを生成するテストパ
タン生成装置であって、前記制御回路ブロックの特性に
対応するデータ変換ライブラリを参照しながら、前記回
路ブロックのテストのための共通パタンを変換して製品
用テストパタンを生成するテストパタン生成手段を有す
ることを特徴とする半導体装置のテストパタン生成装置
である。
回路ブロックと、該制御回路ブロックに接続された回路
ブロックとを有する半導体装置の前記回路ブロックの動
作をテストするためのテストパタンを生成するテストパ
タン生成装置であって、前記制御回路ブロックの特性に
対応するデータ変換ライブラリを参照しながら、前記回
路ブロックのテストのための共通パタンを変換して製品
用テストパタンを生成するテストパタン生成手段を有す
ることを特徴とする半導体装置のテストパタン生成装置
である。
【００１２】請求項１０に記載の発明は、１つのチップ
に、中央処理装置と該中央処理装置に接続された少なく
とも１つの回路ブロックとを有する半導体装置の前記回
路ブロックの動作をテストするテストパタンを生成する
テストパタン生成装置であって、前記中央処理装置の特
性に対応するデータ変換ライブラリを参照しながら、前
記回路ブロックのテストのための共通パタンを変換して
製品用テストパタンを生成するテストパタン生成手段を
有することを特徴とする半導体装置のテストパタン生成
装置である。
に、中央処理装置と該中央処理装置に接続された少なく
とも１つの回路ブロックとを有する半導体装置の前記回
路ブロックの動作をテストするテストパタンを生成する
テストパタン生成装置であって、前記中央処理装置の特
性に対応するデータ変換ライブラリを参照しながら、前
記回路ブロックのテストのための共通パタンを変換して
製品用テストパタンを生成するテストパタン生成手段を
有することを特徴とする半導体装置のテストパタン生成
装置である。
【００１３】請求項１１に記載の発明は、請求項９また
は請求項１０に記載の半導体装置のテストパタン生成装
置において、前記テストパタン生成手段は、前記データ
変換ライブラリを参照しながら前記共通パタンを変換す
る際に、前記共通周辺バス仕様のテストパタンを外部端
子仕様のテストパタンへ変換することを特徴とする。請
求項１２に記載の発明は、請求項９〜請求項１１のいず
れかの項に記載の半導体装置のテストパタン生成装置に
おいて、前記テストパタン生成手段は、前記製品用テス
トパタンを生成する際に、製品固有の機能パラメータを
も参照して生成することを特徴とする。
は請求項１０に記載の半導体装置のテストパタン生成装
置において、前記テストパタン生成手段は、前記データ
変換ライブラリを参照しながら前記共通パタンを変換す
る際に、前記共通周辺バス仕様のテストパタンを外部端
子仕様のテストパタンへ変換することを特徴とする。請
求項１２に記載の発明は、請求項９〜請求項１１のいず
れかの項に記載の半導体装置のテストパタン生成装置に
おいて、前記テストパタン生成手段は、前記製品用テス
トパタンを生成する際に、製品固有の機能パラメータを
も参照して生成することを特徴とする。
【００１４】請求項１３に記載の発明は、請求項１〜請
求項８に記載の半導体装置のテストパタン生成方法によ
って生成したテストパタンを被試験半導体装置の所定の
テスト端子へ印加して前記被試験半導体装置内の回路ブ
ロックのテストを行うことを特徴とする半導体装置のテ
スト方法である。請求項１４に記載の発明は、請求項１
〜請求項８に記載の半導体装置のテストパタン生成方法
によって生成したテストパタンを被試験半導体装置内の
制御回路ブロックまたは中央処理装置へ印加して前記被
試験半導体装置内の回路ブロックのテストを行うことを
特徴とする半導体装置のテスト方法である。
求項８に記載の半導体装置のテストパタン生成方法によ
って生成したテストパタンを被試験半導体装置の所定の
テスト端子へ印加して前記被試験半導体装置内の回路ブ
ロックのテストを行うことを特徴とする半導体装置のテ
スト方法である。請求項１４に記載の発明は、請求項１
〜請求項８に記載の半導体装置のテストパタン生成方法
によって生成したテストパタンを被試験半導体装置内の
制御回路ブロックまたは中央処理装置へ印加して前記被
試験半導体装置内の回路ブロックのテストを行うことを
特徴とする半導体装置のテスト方法である。
【００１５】請求項１５に記載の発明は、請求項１〜請
求項８に記載の半導体装置のテストパタン生成方法によ
って生成したテストパタンが印加されるテスト端子と、
前記テスト端子へ印加されたテストパタンをチップ内部
の制御回路ブロックまたは中央処理装置に応じた仕様で
変換する変換手段とを具備し、前記変換手段の出力をテ
スト用データとして被試験回路ブロックへ供給すること
を特徴とする半導体装置のテスト回路である。
求項８に記載の半導体装置のテストパタン生成方法によ
って生成したテストパタンが印加されるテスト端子と、
前記テスト端子へ印加されたテストパタンをチップ内部
の制御回路ブロックまたは中央処理装置に応じた仕様で
変換する変換手段とを具備し、前記変換手段の出力をテ
スト用データとして被試験回路ブロックへ供給すること
を特徴とする半導体装置のテスト回路である。
【００１６】請求項１６に記載の発明は、請求項１〜請
求項８に記載の半導体装置のテストパタン生成方法によ
って生成したテストパタンが印加される端子と、前記端
子へ印加されたテストパタンをテスト用データに変換す
る制御回路ブロックまたは中央処理装置とを具備し、前
記テスト用データが被試験回路ブロックへ供給されるこ
とを特徴とする半導体装置のテスト回路である。
求項８に記載の半導体装置のテストパタン生成方法によ
って生成したテストパタンが印加される端子と、前記端
子へ印加されたテストパタンをテスト用データに変換す
る制御回路ブロックまたは中央処理装置とを具備し、前
記テスト用データが被試験回路ブロックへ供給されるこ
とを特徴とする半導体装置のテスト回路である。
【００１７】
【発明の実施の形態】図１は、この発明の一実施の形態
によるテストパタン生成装置の構成を示すブロック図で
あり、図２は同テストパタン生成装置で生成されたテス
トパタンが適用される１チップマイクロコンピュータの
構成例を示すブロック図である。最初に、１チップマイ
クロコンピュータの構成を説明する。図２において、符
号１はＣＰＵ、２はテスト回路である。このテスト回路
２は、ＣＰＵ１を通さずに周辺マクロ６〜８のテストを
行うためのもので、テストデータ端子ＴＤへ印加される
テストデータをコード変換してバスブリッジ３へ出力
し、また、バスブリッジ３からのデータをコード変換し
てテストデータ端子ＴＤへ出力する。このテスト回路２
の構成は、ＣＰＵ１のシリーズによって異なり、また、
テストに使用できる端子数によっても異なる。
によるテストパタン生成装置の構成を示すブロック図で
あり、図２は同テストパタン生成装置で生成されたテス
トパタンが適用される１チップマイクロコンピュータの
構成例を示すブロック図である。最初に、１チップマイ
クロコンピュータの構成を説明する。図２において、符
号１はＣＰＵ、２はテスト回路である。このテスト回路
２は、ＣＰＵ１を通さずに周辺マクロ６〜８のテストを
行うためのもので、テストデータ端子ＴＤへ印加される
テストデータをコード変換してバスブリッジ３へ出力
し、また、バスブリッジ３からのデータをコード変換し
てテストデータ端子ＴＤへ出力する。このテスト回路２
の構成は、ＣＰＵ１のシリーズによって異なり、また、
テストに使用できる端子数によっても異なる。
【００１８】バスブリッジ３は、ＣＰＵ１のシステムバ
ス４と周辺バス５とを接続するための回路である。すな
わち、ＣＰＵ１のシステムバス４は非常に高速であり、
一方、周辺バス５は低速バスである。また、システムバ
ス４のビット数と周辺バス５のビット数は異なっている
場合が多い。バスブリッジ３はこれらのバス間の特性の
相違を調整するためのものである。また、このバスブリ
ッジ３は、テスト回路２の出力と周辺バス５との間を同
様に調整する。
ス４と周辺バス５とを接続するための回路である。すな
わち、ＣＰＵ１のシステムバス４は非常に高速であり、
一方、周辺バス５は低速バスである。また、システムバ
ス４のビット数と周辺バス５のビット数は異なっている
場合が多い。バスブリッジ３はこれらのバス間の特性の
相違を調整するためのものである。また、このバスブリ
ッジ３は、テスト回路２の出力と周辺バス５との間を同
様に調整する。
【００１９】周辺バス５は、アドレスバス、コントロー
ルバス、データバスによって構成されている。周辺マク
ロ６〜８は、例えば、表示制御用のマクロ、通信制御用
のマクロ、タイママクロであり、ＣＰＵ１から出力され
るアドレスＡＤ、コントロールＣ、データＤによって制
御される。デコーダ１１〜１３は各々、アドレスＡＤの
上位ビットをデコードして周辺マクロ６〜８のチップセ
レクト端子ＣＳへ出力する。
ルバス、データバスによって構成されている。周辺マク
ロ６〜８は、例えば、表示制御用のマクロ、通信制御用
のマクロ、タイママクロであり、ＣＰＵ１から出力され
るアドレスＡＤ、コントロールＣ、データＤによって制
御される。デコーダ１１〜１３は各々、アドレスＡＤの
上位ビットをデコードして周辺マクロ６〜８のチップセ
レクト端子ＣＳへ出力する。
【００２０】次に、上述した周辺マクロ６〜８のテスト
のため、テストデータ端子ＴＤへ印加すべきテストパタ
ンについて説明する。いま、テストデータ端子ＴＤのビ
ット数を８、テスト回路２の出力ビット数（＝システム
バス４のビット数）を３２、周辺バス５のアドレスバス
のビット数を１６、コントロールバスのビット数および
データバスのビット数を各々８とする。
のため、テストデータ端子ＴＤへ印加すべきテストパタ
ンについて説明する。いま、テストデータ端子ＴＤのビ
ット数を８、テスト回路２の出力ビット数（＝システム
バス４のビット数）を３２、周辺バス５のアドレスバス
のビット数を１６、コントロールバスのビット数および
データバスのビット数を各々８とする。
【００２１】この場合において、テストのために周辺バ
ス５へ与えるべきアドレスＡＤ、コントロールＣ、デー
タＤを各々、例えば、 ＡＤ Ｃ Ｄ ５５００Ｈ ０ＢＨ ０６Ｈ ・・・データＡ （Ｈは１６進数を示し、「０ＢＨ」はライト命令である
ことを示す。）とすれば、テスト回路２は、 ＦＦＦＦ５５００Ｈ ０ＢＨ ０００００００６Ｈ ・・・データＢ なるデータをバスブリッジ３へ出力することが必要とな
る。そして、このデータＢをテスト回路２が出力するた
めには、テストデータ端子ＴＤへ、 ＦＦＨ ＦＦＨ ５５Ｈ ００Ｈ ０ＡＨ ００Ｈ ００Ｈ ００Ｈ ０６Ｈ ・・・データＣ なるデータを与えることが必要となる。なお、「０Ａ
Ｈ」はシングルバイトライト命令を示す。すなわち、予
め上記データＣを製品用マクロテストパタンとして用意
し、このデータＣをテストデータ端子ＴＤへ印加すれ
ば、このデータＣがテスト回路２においてデータＢに変
換され、さらに、バスブリッジ３においてデータＡに変
換され、周辺バス５へ印加される。
ス５へ与えるべきアドレスＡＤ、コントロールＣ、デー
タＤを各々、例えば、 ＡＤ Ｃ Ｄ ５５００Ｈ ０ＢＨ ０６Ｈ ・・・データＡ （Ｈは１６進数を示し、「０ＢＨ」はライト命令である
ことを示す。）とすれば、テスト回路２は、 ＦＦＦＦ５５００Ｈ ０ＢＨ ０００００００６Ｈ ・・・データＢ なるデータをバスブリッジ３へ出力することが必要とな
る。そして、このデータＢをテスト回路２が出力するた
めには、テストデータ端子ＴＤへ、 ＦＦＨ ＦＦＨ ５５Ｈ ００Ｈ ０ＡＨ ００Ｈ ００Ｈ ００Ｈ ０６Ｈ ・・・データＣ なるデータを与えることが必要となる。なお、「０Ａ
Ｈ」はシングルバイトライト命令を示す。すなわち、予
め上記データＣを製品用マクロテストパタンとして用意
し、このデータＣをテストデータ端子ＴＤへ印加すれ
ば、このデータＣがテスト回路２においてデータＢに変
換され、さらに、バスブリッジ３においてデータＡに変
換され、周辺バス５へ印加される。
【００２２】上述したように、図２に示す１チップマイ
コンの場合、周辺バス５へ上記テストデータＡを印加す
るためには、テストデータ端子ＴＤへ上記データＣを印
加することが必要である。
コンの場合、周辺バス５へ上記テストデータＡを印加す
るためには、テストデータ端子ＴＤへ上記データＣを印
加することが必要である。
【００２３】次に、周辺マクロ６〜８は同じで、ＣＰＵ
１としてシリーズが異なるＣＰＵを搭載したチップの場
合、テスト回路２、バスブリッジ３が図２のものとは異
なり、この結果、テストデータ端子ＴＤへ印加すべきテ
ストパタンも異なるパタンとなる。また、ＣＰＵのシリ
ーズが同じでも、チップの構成が異なる場合、例えば、
図２の回路にさらに別の回路が追加されており、このた
め、外部端子の割り当てが異なる場合、あるいはテスト
データ端子が４ビットしか使えない場合等においても、
データＡを周辺バス５へ印加するためのテストデータ端
子ＴＤへ印加するテストパタンは上記データＣとは異な
ってくる。
１としてシリーズが異なるＣＰＵを搭載したチップの場
合、テスト回路２、バスブリッジ３が図２のものとは異
なり、この結果、テストデータ端子ＴＤへ印加すべきテ
ストパタンも異なるパタンとなる。また、ＣＰＵのシリ
ーズが同じでも、チップの構成が異なる場合、例えば、
図２の回路にさらに別の回路が追加されており、このた
め、外部端子の割り当てが異なる場合、あるいはテスト
データ端子が４ビットしか使えない場合等においても、
データＡを周辺バス５へ印加するためのテストデータ端
子ＴＤへ印加するテストパタンは上記データＣとは異な
ってくる。
【００２４】このように、周辺マクロのテストパタン
は、テストすべき周辺マクロが同じであっても、ＣＰＵ
のシリーズによって、また、個々の製品によって異なっ
てくる。この点を考慮して構成されたものが図１に示す
テストパターン生成装置である。すなわち、図１におい
て、２１はマクロ共通テストパタンが書き込まれる記憶
部である。ここで、マクロ共通テストパタンとは、周辺
バス５へ印加されるテストパタン（上述したデータＡ）
であり、ＣＰＵのシリーズあるいは製品毎の外部端子の
違い等に影響されない、被テストマクロのみによって決
まるパタンである。２２はＣＰＵシリーズ用変換ライブ
ラリが予め記憶される記憶部である。この場合、ＣＰＵ
シリーズ用変換ライブラリとは、上述したマクロ共通テ
ストパタンをＣＰＵのシリーズに応じて変換するための
データである。ＣＰＵのシリーズによる相違点には、例
えば、 ビット数（８ビット、１６ビット、３２ビット） 命令コード 信号の並び順（コントロール−アドレス−データ） がある。ＣＰＵシリーズ用変換ライブラリには、これら
の相違点がシリーズ名に対応して記録されている。
は、テストすべき周辺マクロが同じであっても、ＣＰＵ
のシリーズによって、また、個々の製品によって異なっ
てくる。この点を考慮して構成されたものが図１に示す
テストパターン生成装置である。すなわち、図１におい
て、２１はマクロ共通テストパタンが書き込まれる記憶
部である。ここで、マクロ共通テストパタンとは、周辺
バス５へ印加されるテストパタン（上述したデータＡ）
であり、ＣＰＵのシリーズあるいは製品毎の外部端子の
違い等に影響されない、被テストマクロのみによって決
まるパタンである。２２はＣＰＵシリーズ用変換ライブ
ラリが予め記憶される記憶部である。この場合、ＣＰＵ
シリーズ用変換ライブラリとは、上述したマクロ共通テ
ストパタンをＣＰＵのシリーズに応じて変換するための
データである。ＣＰＵのシリーズによる相違点には、例
えば、 ビット数（８ビット、１６ビット、３２ビット） 命令コード 信号の並び順（コントロール−アドレス−データ） がある。ＣＰＵシリーズ用変換ライブラリには、これら
の相違点がシリーズ名に対応して記録されている。
【００２５】２３は製品用パラメータファイルが記憶さ
れた記憶部である。ここで、製品用パラメータファイル
とは、上述したマクロ共通テストパタンを製品の型番に
応じて変換するためのデータである。製品の型番による
相違点には、例えば、 端子割り当て ＣＳ（チップセレクト）アドレス がある。製品用パラメータファイルには、これらの相違
点が型番に対応して記録されている。
れた記憶部である。ここで、製品用パラメータファイル
とは、上述したマクロ共通テストパタンを製品の型番に
応じて変換するためのデータである。製品の型番による
相違点には、例えば、 端子割り当て ＣＳ（チップセレクト）アドレス がある。製品用パラメータファイルには、これらの相違
点が型番に対応して記録されている。
【００２６】２５はキーボード等の操作部であり、この
操作部によって操作者がＣＰＵのシリーズ名、製品の型
番等を入力する。２６はテストパタンコンバータであ
る。このテストパタンコンバータ２６は、操作部２５か
ら入力されたＣＰＵシリーズ名に基づいて記憶部２２の
ＣＰＵシリーズ用変換ライブラリから変換用データを読
み出し、また、操作部２５から入力された型番に基づい
て、記憶部２３の製品用パラメータファイルから変換用
データを読み出す。次に、マクロ共通テストパタンを記
憶部２１から順次読み出し、読み出したパタンを、上述
した変換用データによって変換する。例えば、前述した
データＡがマクロ共通パタンとして読み出された場合、
変換用データが、「ＣＰＵ＝３２ビット」、「テストデ
ータ端子＝８ビット」を指示していることから、このデ
ータをデータＣに変換する。次いで、この変換後のデー
タに端子情報、入出力情報、ＭＡＳＫ／ＣＡＲＥ情報等
を付加して製品用マクロテストパタンを作成し、記憶部
２７に書き込む。
操作部によって操作者がＣＰＵのシリーズ名、製品の型
番等を入力する。２６はテストパタンコンバータであ
る。このテストパタンコンバータ２６は、操作部２５か
ら入力されたＣＰＵシリーズ名に基づいて記憶部２２の
ＣＰＵシリーズ用変換ライブラリから変換用データを読
み出し、また、操作部２５から入力された型番に基づい
て、記憶部２３の製品用パラメータファイルから変換用
データを読み出す。次に、マクロ共通テストパタンを記
憶部２１から順次読み出し、読み出したパタンを、上述
した変換用データによって変換する。例えば、前述した
データＡがマクロ共通パタンとして読み出された場合、
変換用データが、「ＣＰＵ＝３２ビット」、「テストデ
ータ端子＝８ビット」を指示していることから、このデ
ータをデータＣに変換する。次いで、この変換後のデー
タに端子情報、入出力情報、ＭＡＳＫ／ＣＡＲＥ情報等
を付加して製品用マクロテストパタンを作成し、記憶部
２７に書き込む。
【００２７】このようにして、製品用マクロテストパタ
ンが作成される。このテストパタンを被テストチップの
テストデータ端子ＴＤ（図２参照）へ順次印加すること
により、周辺マクロ６〜８のテストを行うことができ
る。なお、図１において、記憶部２１〜２３は、図では
別々の記憶部として描いているが、これらを１個の記憶
部によって兼用させてよいことは勿論である。
ンが作成される。このテストパタンを被テストチップの
テストデータ端子ＴＤ（図２参照）へ順次印加すること
により、周辺マクロ６〜８のテストを行うことができ
る。なお、図１において、記憶部２１〜２３は、図では
別々の記憶部として描いているが、これらを１個の記憶
部によって兼用させてよいことは勿論である。
【００２８】上述した実施の形態においては、チップの
構成を、テストデータ端子ＴＤを別途テスト用に設ける
と共にテスト回路２を設け、テスト回路２の出力をバス
ブリッジ３に入力するようにしているが、製品によって
は、テストデータ端子、テスト回路を設けず、ＣＰＵを
通して周辺マクロのテストを行うものもある。図３は、
この場合の１チップマイクロコンピュータの構成例を示
すブロック図であり、この図において、図２の各部と対
応する部分には同一の符号が付してある。そして、この
場合にも、図１に示すテストパタン生成装置を用いて作
成したテストパタンを適用することができる。すなわ
ち、この回路の場合、記憶部２１のマクロ共通テストパ
タ１は、ＣＰＵ１のプログラム（アセンブラコード）と
なり、テストパタンコンバータ２６は、このプログラム
をＣＰＵシリーズ用変換ライブラリおよび製品用パラメ
ータファイルにしたがって変換して製品用マクロテスト
パタンを生成する。
構成を、テストデータ端子ＴＤを別途テスト用に設ける
と共にテスト回路２を設け、テスト回路２の出力をバス
ブリッジ３に入力するようにしているが、製品によって
は、テストデータ端子、テスト回路を設けず、ＣＰＵを
通して周辺マクロのテストを行うものもある。図３は、
この場合の１チップマイクロコンピュータの構成例を示
すブロック図であり、この図において、図２の各部と対
応する部分には同一の符号が付してある。そして、この
場合にも、図１に示すテストパタン生成装置を用いて作
成したテストパタンを適用することができる。すなわ
ち、この回路の場合、記憶部２１のマクロ共通テストパ
タ１は、ＣＰＵ１のプログラム（アセンブラコード）と
なり、テストパタンコンバータ２６は、このプログラム
をＣＰＵシリーズ用変換ライブラリおよび製品用パラメ
ータファイルにしたがって変換して製品用マクロテスト
パタンを生成する。
【００２９】また、図４に示すように、テスト回路２ａ
の出力端をＣＰＵ１のシステムバス４に接続する構成の
チップも作成されており、この場合においても、図１の
テストパタン生成装置を用いてマクロテストパタンを生
成することができる。この場合、マクロ共通テストパタ
ンは、テストのためシステムバス５へ印加すべきパタン
となり、図１のテストパタンコンバータ２６は、このパ
タンをＣＰＵシリーズ用変換ライブラリおよび製品用パ
ラメータファイルにしたがって変換して製品用マクロテ
ストパタンを生成する。
の出力端をＣＰＵ１のシステムバス４に接続する構成の
チップも作成されており、この場合においても、図１の
テストパタン生成装置を用いてマクロテストパタンを生
成することができる。この場合、マクロ共通テストパタ
ンは、テストのためシステムバス５へ印加すべきパタン
となり、図１のテストパタンコンバータ２６は、このパ
タンをＣＰＵシリーズ用変換ライブラリおよび製品用パ
ラメータファイルにしたがって変換して製品用マクロテ
ストパタンを生成する。
【００３０】また、製品によっては、同じ図４に示すよ
うに、周辺マクロ６〜８がテスト入力端子ＴＩおよびテ
スト出力端子ＴＯを有しており、これらの端子が共通接
続されて外部テスト入力端子ＧＩ１，ＧＩ２、外部テス
ト出力端子ＧＯ１，ＧＯ２にそれぞれ接続されているも
のがある。この場合、記憶部２１のマクロ共通テストパ
タンには、外部テスト入力端子ＧＩ１，ＧＩ２へ印加す
るテストデータが含まれ、また、このテストデータを外
部テスト入力端子ＧＮ１，ＧＮ２へ印加するタイミング
がＣＰＵシリーズ用変換ライブラリ２２および製品用パ
ラメータファイルによって変換される。
うに、周辺マクロ６〜８がテスト入力端子ＴＩおよびテ
スト出力端子ＴＯを有しており、これらの端子が共通接
続されて外部テスト入力端子ＧＩ１，ＧＩ２、外部テス
ト出力端子ＧＯ１，ＧＯ２にそれぞれ接続されているも
のがある。この場合、記憶部２１のマクロ共通テストパ
タンには、外部テスト入力端子ＧＩ１，ＧＩ２へ印加す
るテストデータが含まれ、また、このテストデータを外
部テスト入力端子ＧＮ１，ＧＮ２へ印加するタイミング
がＣＰＵシリーズ用変換ライブラリ２２および製品用パ
ラメータファイルによって変換される。
【００３１】なお、上記実施の形態においては、チップ
がＣＰＵ１を搭載していたが、この発明は、ＣＰＵを搭
載していない半導体装置にも適用することができる。
がＣＰＵ１を搭載していたが、この発明は、ＣＰＵを搭
載していない半導体装置にも適用することができる。
【００３２】
【発明の効果】以上説明したように、この発明によれ
ば、制御回路ブロックまたはＣＰＵの特性に対応するデ
ータ変換ライブラリを予め用意し、該ライブラリを参照
しながら共通パタンを変換して製品用テストパタンを生
成するので、ＣＰＵのシリーズ毎にテストパタンを作成
しなおす必要がなく、この結果、テストパタン作成の手
間および時間を大幅に削減することができる効果が得ら
れる。また、製品固有の機能パラメータをも参照しなが
ら製品用テストパタンを生成すれば、テストパタン生成
に際し、製品毎の違いをも考慮する必要がなく、これに
より、テストパタン生成の効率をさらに上げることがで
きる。
ば、制御回路ブロックまたはＣＰＵの特性に対応するデ
ータ変換ライブラリを予め用意し、該ライブラリを参照
しながら共通パタンを変換して製品用テストパタンを生
成するので、ＣＰＵのシリーズ毎にテストパタンを作成
しなおす必要がなく、この結果、テストパタン作成の手
間および時間を大幅に削減することができる効果が得ら
れる。また、製品固有の機能パラメータをも参照しなが
ら製品用テストパタンを生成すれば、テストパタン生成
に際し、製品毎の違いをも考慮する必要がなく、これに
より、テストパタン生成の効率をさらに上げることがで
きる。
【図１】 この発明の一実施形態によるテストパタン生
成装置の構成を示すブロック図である。
成装置の構成を示すブロック図である。
【図２】 同実施形態によるテストパタン生成装置によ
って生成されたテストパタンが適用される半導体装置の
第１の構成例を示すブロック図である。
って生成されたテストパタンが適用される半導体装置の
第１の構成例を示すブロック図である。
【図３】 同実施形態によるテストパタン生成装置によ
って生成されたテストパタンが適用される半導体装置の
第２の構成例を示すブロック図である。
って生成されたテストパタンが適用される半導体装置の
第２の構成例を示すブロック図である。
【図４】 同実施形態によるテストパタン生成装置によ
って生成されたテストパタンが適用される半導体装置の
第３の構成例を示すブロック図である。
って生成されたテストパタンが適用される半導体装置の
第３の構成例を示すブロック図である。
１…ＣＰＵ、２，２ａ…テスト回路、３…バスブリッ
ジ、４…システムバス、５…周辺バス、６〜８周辺マク
ロ、２１，２２，２３，２７…記憶部、２５…操作部、
２６…テストパタンコンバータ。
ジ、４…システムバス、５…周辺バス、６〜８周辺マク
ロ、２１，２２，２３，２７…記憶部、２５…操作部、
２６…テストパタンコンバータ。
Claims (16)
- 【請求項１】 １チップに制御回路ブロックと、該制御
回路ブロックに接続された回路ブロックとを有する半導
体装置の前記回路ブロックの動作をテストするためのテ
ストパタンを生成するテストパタン生成方法であって、 前記制御回路ブロックの特性に対応するデータ変換ライ
ブラリを参照しながら、前記回路ブロックのテストのた
めの共通パタンを変換して製品用テストパタンを生成す
ることを特徴とする半導体装置のテストパタン生成方
法。 - 【請求項２】 前記半導体装置は前記制御回路ブロック
以外に１または複数の回路ブロックを有し、前記各回路
ブロックが共通周辺バスを介して前記制御回路ブロック
に接続されていることを特徴とする請求項１に記載の半
導体装置のテストパタン生成方法。 - 【請求項３】 １つのチップに、中央処理装置と該中央
処理装置に接続された少なくとも１つの回路ブロックと
を有する半導体装置の、前記回路ブロックの動作をテス
トするテストパタンを生成するテストパタン生成方法で
あって、前記中央処理装置の特性に対応するデータ変換
ライブラリを参照しながら、前記回路ブロックのテスト
のための共通パタンを変換して製品用テストパタンを生
成することを特徴とする半導体装置のテストパタン生成
方法。 - 【請求項４】 前記半導体装置は共通周辺バスを有し、
前記回路ブロックが前記共通周辺バスを介して前記中央
処理装置に接続されていることを特徴とする請求項３に
記載の半導体装置のテストパタン生成方法。 - 【請求項５】 前記データ変換ライブラリを参照しなが
ら前記共通パタンを変換する際に、前記共通周辺バス仕
様の共通パタンを外部端子仕様のテストパタンへ変換す
ることを特徴とする請求項２または請求項４に記載の半
導体装置のテストパタン生成方法。 - 【請求項６】 前記製品用テストパタンを生成する際
に、製品固有の機能パラメータをも参照して生成するこ
とを特徴とする請求項１〜請求項５のいずれかの項に記
載の半導体装置のテストパタン生成方法。 - 【請求項７】 前記製品固有の機能パラメータを参照し
て前記製品用マクロテストパタンを生成する際に、前記
共通パタンに含まれるアドレスを製品仕様のアドレスに
変換することを特徴とする請求項１〜請求項６のいずれ
かの項に記載の半導体装置のテストパタン生成方法。 - 【請求項８】 前記製品固有の機能パラメータを参照し
て前記製品用マクロテストパタンを生成する際に、前記
共通パタンに含まれる端子情報を製品仕様の端子情報に
変換することを特徴とする請求項１〜請求項７のいずれ
かの項に記載の半導体装置のテストパタン生成方法。 - 【請求項９】 １チップに制御回路ブロックと、該制御
回路ブロックに接続された回路ブロックとを有する半導
体装置の前記回路ブロックの動作をテストするためのテ
ストパタンを生成するテストパタン生成装置であって、
前記制御回路ブロックの特性に対応するデータ変換ライ
ブラリを参照しながら、前記回路ブロックのテストのた
めの共通パタンを変換して製品用テストパタンを生成す
るテストパタン生成手段を有することを特徴とする半導
体装置のテストパタン生成装置。 - 【請求項１０】 １つのチップに、中央処理装置と該中
央処理装置に接続された少なくとも１つの回路ブロック
とを有する半導体装置の前記回路ブロックの動作をテス
トするテストパタンを生成するテストパタン生成装置で
あって、前記中央処理装置の特性に対応するデータ変換
ライブラリを参照しながら、前記回路ブロックのテスト
のための共通パタンを変換して製品用テストパタンを生
成するテストパタン生成手段を有することを特徴とする
半導体装置のテストパタン生成装置。 - 【請求項１１】 前記テストパタン生成手段は、前記デ
ータ変換ライブラリを参照しながら前記共通パタンを変
換する際に、前記共通周辺バス仕様のテストパタンを外
部端子仕様のテストパタンへ変換することを特徴とする
請求項９または請求項１０に記載の半導体装置のテスト
パタン生成装置。 - 【請求項１２】 前記テストパタン生成手段は、前記製
品用テストパタンを生成する際に、製品固有の機能パラ
メータをも参照して生成することを特徴とする請求項９
〜請求項１１のいずれかの項に記載の半導体装置のテス
トパタン生成装置。 - 【請求項１３】 請求項１〜請求項８に記載の半導体装
置のテストパタン生成方法によって生成したテストパタ
ンを被試験半導体装置の所定のテスト端子へ印加して前
記被試験半導体装置内の回路ブロックのテストを行うこ
とを特徴とする半導体装置のテスト方法。 - 【請求項１４】 請求項１〜請求項８に記載の半導体装
置のテストパタン生成方法によって生成したテストパタ
ンを被試験半導体装置内の制御回路ブロックまたは中央
処理装置へ印加して前記被試験半導体装置内の回路ブロ
ックのテストを行うことを特徴とする半導体装置のテス
ト方法。 - 【請求項１５】 請求項１〜請求項８に記載の半導体装
置のテストパタン生成方法によって生成したテストパタ
ンが印加されるテスト端子と、前記テスト端子へ印加さ
れたテストパタンをチップ内部の制御回路ブロックまた
は中央処理装置に応じた仕様で変換する変換手段と、 を具備し、前記変換手段の出力をテスト用データとして
被試験回路ブロックへ供給することを特徴とする半導体
装置のテスト回路。 - 【請求項１６】 請求項１〜請求項８に記載の半導体装
置のテストパタン生成方法によって生成したテストパタ
ンが印加される端子と、 前記端子へ印加されたテストパタンをテスト用データに
変換する制御回路ブロックまたは中央処理装置と、 を具備し、前記テスト用データが被試験回路ブロックへ
供給されることを特徴とする半導体装置のテスト回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11155764A JP2000347890A (ja) | 1999-06-02 | 1999-06-02 | 半導体装置のテストパタン生成方法およびテストパタン生成装置 |
| EP00111717A EP1059584A3 (en) | 1999-06-02 | 2000-05-31 | Method and apparatus for generating test pattern for circuit blocks |
| CN 00109030 CN1276534A (zh) | 1999-06-02 | 2000-06-02 | 能减少负荷和时间的电路块测试模型的产生方法及设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11155764A JP2000347890A (ja) | 1999-06-02 | 1999-06-02 | 半導体装置のテストパタン生成方法およびテストパタン生成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000347890A true JP2000347890A (ja) | 2000-12-15 |
Family
ID=15612910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11155764A Pending JP2000347890A (ja) | 1999-06-02 | 1999-06-02 | 半導体装置のテストパタン生成方法およびテストパタン生成装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP1059584A3 (ja) |
| JP (1) | JP2000347890A (ja) |
| CN (1) | CN1276534A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6909655B2 (en) | 2001-07-23 | 2005-06-21 | Niigata Seimitsu Co., Ltd. | Integrated circuit |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003037170A (ja) * | 2001-07-23 | 2003-02-07 | Niigata Seimitsu Kk | 集積回路 |
| US20040088682A1 (en) * | 2002-11-05 | 2004-05-06 | Thompson Ryan C. | Method, program product, and apparatus for cache entry tracking, collision detection, and address reasignment in processor testcases |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3003587B2 (ja) * | 1996-08-02 | 2000-01-31 | 日本電気株式会社 | 個別テストプログラム作成方式 |
-
1999
- 1999-06-02 JP JP11155764A patent/JP2000347890A/ja active Pending
-
2000
- 2000-05-31 EP EP00111717A patent/EP1059584A3/en not_active Withdrawn
- 2000-06-02 CN CN 00109030 patent/CN1276534A/zh active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6909655B2 (en) | 2001-07-23 | 2005-06-21 | Niigata Seimitsu Co., Ltd. | Integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1276534A (zh) | 2000-12-13 |
| EP1059584A2 (en) | 2000-12-13 |
| EP1059584A3 (en) | 2001-02-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020212 |